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算了我自己答吧
诶?那可以采纳我么..
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出门在外也不愁求b站邀请码,悬赏100,请私信我,谢谢。_百度知道
求b站邀请码,悬赏100,请私信我,谢谢。
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收到后记得采纳回答~采纳时候认准百度ID【邮箱名就是ID了】采纳是选【满意答案】邀请码已发送,点赞是没用的~~~请记得采纳下吧,不是点赞哦
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请码,一搜就有,但我希望你采纳我,有些你可以答得出来,有贴吧有公布答案。教你一个方法。希望对你能有所帮助,回答它那个100个问题,往右一滑,这样做及格没问题,按住,答不出来,就鼠标选中问题,会重开窗口搜索问题,更何况。答题时间很充足的,我没有
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求一个b站邀请码,谢谢O(∩_∩)O_百度知道
求一个b站邀请码,谢谢O(∩_∩)O
求b站的小伙伴给一个b站邀请码,感激不尽,神一般的题目攻克不下啊
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已发,注意查收
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十分感谢!!!
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建议你淘宝一下 一个激活码才几毛钱
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出门在外也不愁小弟求一个B站邀请码_百度知道
小弟求一个B站邀请码
感激不尽,能用的追加
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那里会通知的。 从19日凌晨12点开始-20日凌晨12点是开放注册的。 也就是前2天了~~~~ 我也是这个时候注册的~~~~ 没事去帖吧看看嘛。。。。我同情你
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出门在外也不愁求B站的邀请码!!100大神问题弄的我快疯了!!诚心诚意!!!感激不尽啊!!!_百度知道
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伊吹崔红自古谁声称沙袋(写作“沙包”读作(字))答?北斗神拳微笑什么电影是答案吗:&lt.):? 答,我有(四个字)答.):注册有足够的时间,不同的世界的人,铁血真汉子答案?净大炮姐魔法也是已知的(8小写字母)答案...?:?)猴我没有兴趣在你的平凡人? ,如果有外星人:持有两仪式平炉本身圣盾?,即使这是学习拳击答?答:,一切都是(.? EMIYA 真诚哥哥的权利,一切都是()的错误我的第一反应.:::.?! 答:? 答;&gt,逼在角落里的其他部分很长一段时间.! 答。哥纯爷们(? 答案:,即使:地狱通信幻想乡最好吃的人呢?宇宙棒形状是一样的东西答案?.:495 “鸟之诗”什么被称为答:羊刀公主殿下是世界上第一个(4个字母)答案:触手武功再高? 答案;br谁创造了宇宙答案&#47:坚持 LZSB中国怎么玩. 3个月拿到无奈好奇什么是我看到的一个问题 2333的问题勉强能做出合格分数友情赞助谁是你爸爸?失去凌波丽的微笑被称为?拯救世界杨教授的敌人答:兰州烧饼佛佛教大师去世?国歌我注册的时候要求是真诚的兄弟是的:1800 (:哥是个真正的英雄 CCAV-H是什么频道答..:单打你是多么严重的答:,这把剑叫做答? bilibili 今天阿尔萨斯出来:音乐名超能力命运的违建工程在一段时间内是(英文)答案.:无敌带着怨气只能去上一次在午夜12:我的父亲是立刚与金坷拉小麦产量答案,信春哥的亡(7字)答案:;微笑女神,人的未来:,后相信上帝天堂,甚至是神杀给你看(谁行).?:第二届世界小姐芙兰朵露年龄(岁):? (刀塔相关)答.)错误的答案?三苦没有刻意寻找罗利谁卡卡罗特是什么,也怕::这一切是小时的错?冰霜悲伤格斗游戏:NICONICO
10W元就可以轻松地上女巫是答案!春天:(? 答,拿起一把剑在大街上,铁血史泰龙答.!原地满状态复活 6狂战士可以(用英语回答)答案后收集斧?博丽灵梦只要东西是活的! :00网站被称为(4个字中国)答案,谁还会来找我?每年调 11月11日是什么节日答
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没人给我咩。。
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出门在外也不愁求一个FPGA大神帮个忙,帮我看一下我写的Verilog HDL程序,或者帮我写一个程序也行。感激不尽,加分。_百度知道
求一个FPGA大神帮个忙,帮我看一下我写的Verilog HDL程序,或者帮我写一个程序也行。感激不尽,加分。
主要实现的功能是:1:AD一直以1us一个周期转换数据,当FPGA串口收到上位机发的数据255时,将fifo的写标志位拉高,允许AD转换的数据写入fifo,fifo8位,512个字节。2:当fifo写满后,即fifo的full标志位为1时,停止写入fif憨触封吠莩杜凤森脯缉o,即拉低写标志位wrreq。同时开始串口发送数据到上位机。3:先入先出的顺序将刚采集到的512个数据通过串口发送到上位机,当fifo为空,即无数据时,fifo空标志位empty为1时,停止串口发送,进入等待下次的开始。概括:1us采集一个数据,先保存到fifo中,最后发送给上位机。后续会提高悬赏,也请大神多多帮忙,充q币也行啊,非常急!!!!!
已经写好了,调试也好了,什么大神都是浮云,自己才是王道,丫的
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我已加你,联系吧
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你这要求不是很快就能搞定的要搞uart要搞数据协议要写fifo还要操作AD烦的很呢自己慢慢摸索吗要是有人写了个和你一样的程序,就当我没有说
哎,你不会仿真,代码都能写好了。。
加我q---q聊吧
`timescale 1ns/1nsmodule Automat(A,B,CLK,QH,QQ,Sale,Back,data_XS);
input A,B,QH,QQ,CLK;
output Sale,B
output [6:0] data_XS;
reg [3:0] XSH;
reg [3:0] XSL;
wire [6:0] data_XS;
reg Sale,B
wire [3:0]
wire CLK2;
Clk D1(CLK2);
SEL2X1 D2(XSH,XSL,CLK2,data);
bin47seg D3(data,data_XS);
always@(posedge A or posedge B)
sum=sum+5;
sum=sum+10;
always@(posedge CLK)
XSH=sum/10;
XSL=sum%10;
if(sum&15)
always@(posedge QH)
sum=sum-10;
always@(posedge QQ)
endendmodulemodule bin47seg(data_in,data_out);input[3:0] data_output[6:0] data_reg [6:0] data_always@(data_in)case(data_in) 4&#39;b0000:data_out=7&#39;b&#39;b0001:data_out=7&#39;b&#39;b0010:data_out=7&#39;b&#39;b0011:data_out=7&#39;b&#39;b0100:data_out=7&#39;b&#39;b0101:data_out=7&#39;b&#39;b0110:data_out=7&#39;b&#39;b0111:data_out=7&#39;b&#39;b1000:data_out=7&#39;b&#39;b1001:data_out=7&#39;b&#39;b1010:data_out=7&#39;b&#39;b1011:data_out=7&#39;b&#39;b1100:data_out=7&#39;b&#39;b1101:data_out=7&#39;b&#39;b1110:data_out=7&#39;b&#39;b1111:data_out=7&#39;b0001110; default: data_out=7&#39;b1111111;endcaseendmodulemodule SEL2X1(data1,data2,Sel,data_C);
input [3:0] data1;
input [3:0] data2;
output [3:0] data_C;
reg [3:0] data_C;
always@(Sel)
if(Sel==1)
data_C=data1;
if(Sel==0)
data_C=data2;
endendmodulemodule Clk(CLK);
output CLK;
endendmodule
着只是AD吧VERILOG HDL,可以使用延时程序吗?还有 initial 只执行一次,不是在仿真的时候采用的吗,程序也可以使用? 还差好多,比如串口,fifo ,再说上面是1ns 延迟到1us还是比较麻烦的,可以q我
上面有我的q 。六2六3五6八6二
不知道你的问题解决了没?我是在我们团队的求助里看到你的问题的,很显然你选错了团队了,因为我们属于烦恼分类的,我们擅长的是情感情绪方面的问题,对于编程一窍不通啊。不过,如果你有什么感情上的困扰,我们可是很乐意帮助你哦!
汗,大四了,挥一挥衣袖,带不走一个妹子,算不算情感上的困扰。呵呵,谢谢提醒
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说的太好了,我顶!
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求B站邀请码!成功后再加悬赏50至100! 请发私信,然后在这里说明一下。谢谢哦!
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满意吗,不满意可以继续追问我。求采纳。o&_&o
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