我初一了，我要竞选政治科代表，急需一篇竞选演讲稿，那位好心人帮帮忙！
我初一了，我要竞选政治科代表，急需一篇竞选演讲稿，那位好心人帮帮忙！ 20
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这种应该靠自己实力吧！既然你们老师没直接选，那当然就是想给你们一个展示的机会，自己去网上搜索一些有用的资料，自己组织一下语言，其实也应该不会很难，毕竟自己努力过的话，输了也会更舒服，赢了的话，当然就更有成就感喽建议去找你们政治老师探讨一下，提供一些意见给你，我觉得会很有用。
尊敬的老师、同学，你们好! 我想竞选政治课代表这个职务，因为我觉得我能够胜任，并且希望能够为大家服务。 首先，我每天能够按时送作业。还有，我的政治课成绩一直不算稳定，我想如果我当了政治课代表会努力学好语文。如果同学们在学习上遇到什么问题或麻烦也可以随时来找我。我会多做一些有利于班级的事情，如果大家对我有什么不满的地方，可以向我当面提出，我会改正的。 当然最重要的是，我有一颗热情的心，愿意为这个班尽心尽力，愿意与各位同学互相勉励，共同进步。 如果能当上政治课代表，我会以身作则，希望在座各位同学能给我这个机会，投我一票。我会尽我的能力，集大家的智慧，使这个班成为一个活泼、团结、富有朝气的班级，使大家的语文成绩都得到提高。 请大家相信，我一定能做好这个政治课代表的！谢谢大家！
把那些真真假假虚虚的东西都说一遍就行了。形式罢了，不要在意。 
老师同学们： 
 
大家好！ 
 
我曾经……上中学后，我愿意做一名政治科代表，培养我的能力，并且，我相信我的实力。我也知道政治科代表不是那么好当的，它是一想很重要的工作，必须不怕累。 
 
老师、同学们，拍起你们的双手，让我对将来的工作更加有信心，好吗？ 

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校园生活领域专家
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您都要成为研究生了，还要别人帮忙写这点东西，不是显得有点幼稚嘛？
高举包拯海瑞主义,和绅思想,以柳下惠伟大理论为指导！全面贯彻和落实韦小宝重要思想！
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你在学习过程中有不懂的可以来这里问，但是如果要请别人帮你做作业，那也太说不过去了吧？
偶在放弃本专业长达三年后，重新捧起课本，照样可以在5天内再次学会数字逻辑系统设计，并且从零起点学会CPLD开发及仿真和VHDL编程！
如果你的水平真的高到可以经常不上课而考上研究生的话，一定可以在8天内学会FPGA开发和仿真与VHDL编程的！
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use ieee.std_logic_1164.
entity hdb3bianyi is-------top程序
port(codein:in std_
& && & clk:in std_
& && & clr:in std_
& && & codeoutut std_logic_vector(1 downto 0);
& && &&&fb,zb:in std_
& && &&&decode,v2,v3ut std_logic);
end entity hdb3
architecture gh of hdb3bianyi iscomponent hdb3
port(codein:in std_
& && & clk:in std_
& && & clr:in std_
& && & codeoutut std_logic_vector(1 downto 0));
end component hdb3;
component hdb3by
port(fb,zb,clk:in std_
decode,v2,v3:out std_logic);
end component hdb3begin
PORT MAP ( CODEIN=&CODEIN,CLK=&CLK,CLR=&CLR,CODEOUT=&CODEOUT );
PORT MAP (fb=&fb,zb=&zb,clk=&clk,decode=&decode,v2=&v2,v3=&v3);
-----------------------------编码
use ieee.std_logic_1164.
entity hdb3 is
&&port(codein:in std_
& && & clk:in std_
& && & clr:in std_
& && & codeout:out std_logic_vector(1 downto 0));
architecture behave of hdb3 is
signal cnt0:integer:=0;
signal flag0:integer range 1 downto 0 :=0;
signal flag1:integer range 1 downto 0 :=0;
signal flag2:integer range 1 downto 0 :=1;
signal flag3:integer range 1 downto 0 :=0;
signal firstv:integer range 1 downto 0 :=0;
signal codeoutv : std_logic_vector(2 downto 0);
signal s0:std_logic_vector(4 downto 0) :=&00000&;
signal codeoutb:std_logic_vector(2 downto 0);
signal s1:std_logic_vector(4 downto 0) :=&00000&;
signal clkb:std_
signal clkv:std_
signal clkout:std_
signal s2:std_logic_vector(4 downto 0) :=&00000&;
signal s3 :std_logic_vector(2 downto 0);
component dff
port(d :in std_
& &&&clk :in std_
& &&&q :out std_logic);
----------------------插V
vclk:clkv&=clk after 10
add_v:process(clk,clr)
& &&&if clk'event and clk='1'then
& && & if clr='1'then
& && && & codeoutv&=&000&;
& && && &&&cnt0&=0;
& && & else
& && & case codein is
& && &&&when '1'=&& &--始终成立
& && && && &cnt0&=0;
& && && && &if(flag0=0) then
& && && && &&&codeoutv&=&110&;
& && && && &&&flag0&=1;
& && && && &&&codeoutv&=&010&;
& && && && &&&flag0&=0;
& && && && &&&
& && & when '0'=&
& && && && &if cnt0=3 then
& && && && &if firstv=0 then
& && && && &if flag0=0 then
& && && && && &codeoutv&=&011&;
& && && && && &flag1&=0;
& && && && &else
& && && && && &codeoutv&=&111&;
& && && && && &flag1&=1;
& && && && &
& && && && & firstv&=1;
& && && && & else
& && && && &&&if flag1=0 then
& && && && && &&&codeoutv&=&111&;
& && && && && && &flag1&=1;
& && && && && && &flag0&=1;
& && && && &&&else
& && && && && &&&codeoutv&=&011&;
& && && && && &&&flag1&=0;
& && && && && &&&flag0&=0;
& && && && &&&
& && &&&cnt0&=0;
& && &else
& && &&&cnt0&=cnt0+1;
& && &&&codeoutv&=&000&;
& && &when others=&&&----在其他所有的情况
& && && & codeoutv&=&000&;
& && && & cnt0&=cnt0;
end process add_v;
s0(0)&=codeoutv(0);
s1(0)&=codeoutv(1);
s2(0)&=codeoutv(2);ds21:dff port map(s2(0),clk,s2(1));
ds11:dff port map(s1(0),clk,s1(1));
ds01:dff port map(s0(0),clk,s0(1));
ds22:dff port map(s2(1),clk,s2(2));
ds12:dff port map(s1(1),clk,s1(2));
ds02:dff port map(s0(1),clk,s0(2));
ds23:dff port map(s2(2),clk,s2(3));
ds13:dff port map(s1(2),clk,s1(3));
ds03:dff port map(s0(2),clk,s0(3));
---------插B
bclk:clkb&=
add_b:process(clkb)
& & if clkb'event and clkb='1'then
& & case codeoutv is
& &&&when &110&=&
& && && &flag3&=1;
& && && &s2(4)&=s2(3);
& && && &s1(4)&=s1(3);
& && && &s0(4)&=s0(3);
& &&&when &010&=&
& && && &flag3&=0;
& && && &s2(4)&=s2(3);
& && && &s1(4)&=s1(3);
& && && &s0(4)&=s0(3);
& &&&when &111&=&
& && &&&if flag3&=0 then
& && && &s2(4)&='1';
& && && &s1(4)&='0';
& && && &s0(4)&='1';
& && && &flag3&=1;
& && && &else
& && && &s2(4)&=s2(3);
& && && &s1(4)&=s1(3);
& && && &s0(4)&=s0(3);
& && & flag2&=1;
when &011&=&
& & if flag3&=0 then
& &&&s2(4)&=s2(3);
& &&&s1(4)&=s1(3);
& &&&s0(4)&=s0(3);
& && && &s2(4)&='0';
& && && &s1(4)&='0';
& && && &s0(4)&='1';
& && && &flag3&=0;
& && && & flag2&=0;
& && && & when others=&
& && && &&&s2(4)&=s2(3);
& && && &&&s1(4)&=s1(3);
& && && &&&s0(4)&=s0(3);
& && && && &codeoutb&=s2(4)&s1(4)&s0(4);
& && &end process add_b;
-------------------------输出
outclk:clkout&=clk after 5
output: process(clkout)
& && &if&&clkout'event and clkout='1'then
& && &&&if codeoutb=&000&then
& && && &&&codeout&=&00&;
& && && &elsif codeoutb=&001&or codeoutb=&010& or codeoutb=&011&then
& && && && &codeout&=&01&;
& && && &else
& && && && &codeout&=&10&;
--------------------译码
use ieee.std_logic_1164.
entity hdb3by is
port(fb,zb,clk:in std_
decode,v2,v3:out std_logic);
end entity hdb3
architecture hh of hdb3by iscomponent kvb
port(clk:in std_
& && &v,datain:in std_
& && &decode:out std_logic);
component or1
port(a,b:in std_c:out std_logic);
end component or1;component fv
port(fb,zb:in std_
fvout:out std_logic);
component zv
port(fb,zb:in std_
zvout:out std_logic);
component v1
port(a,b:in std_
v2,v3:out std_logic);
end component v1;signal m,x,y,z:std_
t1:zv port map(fb=&fb,zb=&zb,zvout=&x);
t2:fv port map(fb=&fb,zb=&zb,fvout=&y);
t3:or1 port map(a=&y,b=&x,c=&z);
t4:or1 port map(a=&fb,b=&zb,c=&m);
t5:kvb port map(clk=&clk,v=&z,datain=&m,decode=&decode);
t6:v1 port map(a=&x,b=&y,v2=&v2,v3=&v3);
use ieee.std_logic_1164.
entity v1 is
port(a,b:in std_
v2,v3:out std_logic);
architecture one of v1 is
---------+v模块
use ieee.std_logic_1164.
use ieee.std_logic_unsigned.
use ieee.std_logic_arith.
entity zv is
port(fb,zb:in std_
zvout:out std_logic);
architecture bh of zv is
signal M:std_logic_vector(2 downto 0);
process(zb,fb)
if fb='1'then M&=&000&;
&&elsif zb'event and zb='1'then
& & if M&2 then
& && &M&=M+1;
process(FB,M)
if FB='0'then
if M&2 then
zvout&='0' ;
& && &zvout&=
zvout&='0';
-------- -V模块
use ieee.std_logic_1164.
use ieee.std_logic_unsigned.
use ieee.std_logic_arith.
entity fv is
port(fb,zb:in std_
fvout:out std_logic);
architecture hh of fv is
signal N:std_logic_vector(2 downto 0);
process(zb,fb)
&&if zb='1'then N&=&000&;
&&elsif fb'event and fb='1'then
& &&&if N&2 then
& && &&&N&=N+1;
process(zb,N)
if zb='0'then
if N&2 then
& &fvout&='0';
& && && &else
& && && &fvout&=
& && & else
&&fvout&='0';
----------加法器
use ieee.std_logic_1164.
entity or1 is
port(a,b:in std_c:out std_logic);
end entity or1;
architecture one of or1 is
-----------扣V扣B
use ieee.std_logic_1164.
entity kvb is
port(clk:in std_
v,datain:in std_
decode:out std_logic);
architecture behav of kvb is
signal A0,A1,A2,A3:std_
&&process(clk,v)
& & if clk'event and clk='1'then
& &if(v='1')then
& &&&A0&='0';
& &&&A1&='0';
& &&&A2&='0';
& &&&A3&='0';
& &decode&=A0;
&&elsif(v='0')then
& &&&A2&=A3;
& &&&A1&=A2;
& &&&A0&=A1;
&&decode&=A0;
UID115114&帖子4&精华0&积分55&资产55 信元&发贴收入25 信元&推广收入0 信元&附件收入0 信元&下载支出20 信元&阅读权限10&在线时间3 小时&注册时间&最后登录&
帮我看看这个程序，我照书本写的，由于老师没讲帧同步模块，问其他的同学他们也不会，哪位大侠帮我改一下可以吗？小弟在此谢谢了。
题目：设计一个数字基带传输系统，要求对信码进行HDB3编译码，系统中要求有位同步提取模块和帧同步提取模块，并进行时序仿真
UID116543&帖子14&精华0&积分15&资产15 信元&发贴收入80 信元&推广收入0 信元&附件收入0 信元&下载支出115 信元&阅读权限10&在线时间11 小时&注册时间&最后登录&
感觉不是VHDL课,根本就是通信原理...
这些你可以去论文数据库里查,肯定查的到.然后看看改改就OK
COPY同学的也可以
UID114816&帖子20&精华0&积分-5&资产-5 信元&发贴收入100 信元&推广收入0 信元&附件收入0 信元&下载支出155 信元&阅读权限1&在线时间3 小时&注册时间&最后登录&
早挂早安心
中国的大学生让人瞧不起基本上都是lz这样的给祸害的
UID109582&帖子6&精华0&积分25&资产25 信元&发贴收入55 信元&推广收入0 信元&附件收入0 信元&下载支出80 信元&阅读权限10&在线时间2 小时&注册时间&最后登录&
只可惜偶通信的东西不懂
UID96191&帖子266&精华0&积分8&资产8 信元&发贴收入1495 信元&推广收入0 信元&附件收入301 信元&下载支出1856 信元&阅读权限10&在线时间71 小时&注册时间&最后登录&
考研不用太认真&&现在考研的人数明显下降 还是搞点实用的吧
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球鞋初学者
鞋帝, 积分 1857, 距离下一级还需 1143 积分
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大侠们，无意中我进了个TOM球鞋网站，看上面的球鞋卖的有史以来的最便宜~但是我实在不知道是真假，他们的客服说他们的是厂货，所谓的厂货是什么意思？我问了一下乔丹17的价，他们说带铁箱子430元，还说保证正品，说是通过关系在NIKE的厂拿货的？有人去过这个网站吗？一时被便宜的价格所吸引，毕竟是穷人~高手帮帮忙，他们所谓的厂货是不是精仿啊？我看NIKE的SB系列全超便宜，都没有过500块钱的~拜托，高手们，别拍砖了，告诉一个初学的小弟吧。谢谢了~~
很爱球鞋,很爱运动.希望结识更多爱球鞋并且也在努力自己赚钱去买球鞋的兄弟们
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球鞋初学者
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。怪我贪心吧~
很爱球鞋,很爱运动.希望结识更多爱球鞋并且也在努力自己赚钱去买球鞋的兄弟们
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球鞋初学者
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&p&看来贪心的下场不太好啊。没人帮。。555555&/p&
很爱球鞋,很爱运动.希望结识更多爱球鞋并且也在努力自己赚钱去买球鞋的兄弟们
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鞋仙, 积分 19797, 距离下一级还需 203 积分
威望120 点注册时间积分19797精华2帖子
&p&那么便宜```要我就不买了``1除非那个网站是雷锋2代开的``&/p&
[url=http://bbs./attachments/month_702d9a749f19ae1cbbf.jpg]http://bbs./attachments/month_702d9a749f19ae1cbbf.jpg[/url]
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球鞋初学者
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&p&&a href=&http://www./index.asp&&http://www./index.asp&/a&&/p&&p&就是这个网站啊。被利益所蒙蔽~~哎。。。。。高手们啊~~~~厂货啥意思啊。&/p&
很爱球鞋,很爱运动.希望结识更多爱球鞋并且也在努力自己赚钱去买球鞋的兄弟们
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我相信一切会好的`
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LZ有点像广告策划的呀！呵呵
＂ｈΕιＬó■→ Ｉ а
ιāＺу┉ｎΞ＂
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鞋圣, 积分 6959, 距离下一级还需 1041 积分
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&p&贴真图卖假鞋～～～&/p&&p&&&/p&[em06][em06][em06]
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&p&没可能那么便宜的```别贪了````&/p&
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估计有点悬~!!!!![em03][em03][em03][em03][em03]
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鞋圣, 积分 6188, 距离下一级还需 1812 积分
威望8 点注册时间积分6188精华1帖子
便宜没好货（一般上是这样）。
Don\'t waste time grieving over past mistakes learn from them and move on.
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