quartus2软件功能仿真与时序仿真有什么不同_百度知道
quartus2软件功能仿真与时序仿真有什么不同
　　功能仿真仅仅关心输出和输入的逻辑关系是否正确，不考虑时间延时信息。如输入a经过一个反相器输出b，在功能仿真时可以发现，a在t1时刻由0变为1时，b会在t1时刻由1变为0。输出和输入的变化发生在同一个时刻，反应出来的是“非”的逻辑。　　时序仿真不仅反应出输出和输入的逻辑关系，同时还计算了时间的延时信息，是与实际系统更接近的一种仿真结果。如果输入a经过一个反相器输出b，在时序仿真时会发现，a在t1时刻由0变为1时，b会在t2时刻由1变为0，其中，t2&t1，t2-t1的差值就是反相器的延时。仿真结果不仅反应了“非”的逻辑，还反应了“非门”的时间延时。不过，要注意的是，这个时间延时是仿真软件“估算”出来的。
其他类似问题
为您推荐：
关注这个问题
quartus2的相关知识
等待您来回答
下载知道APP
随时随地咨询
出门在外也不愁什么叫做quartus II 前仿真和后仿真？两者有什么具体的区别吗？_百度知道
什么叫做quartus II 前仿真和后仿真？两者有什么具体的区别吗？
提问者采纳
前方就是hdl的功能仿真后方就是综合成网表和布局后的仿真
提问者评价
其他类似问题
为您推荐：
quartus的相关知识
等待您来回答
下载知道APP
随时随地咨询
出门在外也不愁Modelsim之从Quartus II 启动仿真 - 白丁的日志 -
电子工程世界-论坛
Modelsim之从Quartus II 启动仿真
已有 2775 次阅读 16:42
|个人分类:
Modelsim之从Quartus II 启动仿真仿真流程如下(1)预先设置(2)启动功能仿真(3)自动创建仿真工程，自动加载.v和.vt文件，自动编译.v和.vt 文件(4)自动启动仿真(5)自动添加仿真信号(6)自动显示仿真波形更改.v和.vt 文件后，要想更新仿真波形流程如下：(1)手动编译.v和.vt文件(2)启动仿真(3)添加仿真信号(4)进行仿真观察波形下面是对已有的Quartus II工程进行仿真第一步：预先设置。首先是预先设置编译信息，打开Quartus II ,进入Tools -& options 点击左侧菜单 EDA Tool Options
选择modelsim的执行路径，如果是安装的modelsim altera版本就设置modelsim altera的路径 进入Assignment -&setting,如下图
从左侧菜单选择EDA Tool Setting
在EDA tools的simulation选择ModelSim（Tool Name） Verilog HDL (Format(s)),这里选择ModelSim还是选择ModelSim -Altera 要看安装的modelsim的版本。 再点击左侧菜单EDA Tool Setting 下的Simulation
在如下图的NativeLink setting 中选择compile test bench ，点击Test Benches
在上图中点击Test Benches弹出以下Test Benches对话框
选择new，填入你的test bench name及Top level module in testbench
这里simulation period中Run simulation until all vector stimuli are used是指全程仿真End simulation at是指指定最大的仿真时间，我们选择第一项
在Test bench and simulation files 中选择添加testbench文件，这里的testbench可以选择Quartus II自动生成的模板(.vt文件)，也可以选择自己编写的testbench（可以是.v文件） 点击add
一路ok下去如果要导入的是Quarrtus II 的testbench模板，按照以下方式进行processing -&start -& Start Test Bench Template Writer 以下就是一个模板，在工程目录下的sumulation ，modelsim文件夹下
// Copyright (C)
Altera Corporation
// Your use of Altera Corporation's design tools, logic functions
// and other software and tools, and its AMPP partner logic
// functions, and any output files from any of the foregoing
// (including device programming or simulation files), and any
// associated documentation or information are expressly subject
// to the terms and conditions of the Altera Program License
// Subscription Agreement, Altera MegaCore Function License
// Agreement, or other applicable license agreement, including,
// without limitation, that your use is for the sole purpose of
// programming logic devices manufactured by Altera and sold by
// Altera or its authorized distributors.&&Please refer to the
// applicable agreement for further details.
// *****************************************************************************
// This file contains a Verilog test bench template that is freely editable to&&
// suit user's needs .Comments are provided in each section to help the user& &
// fill out necessary details.& && && && && && && && && && && && && && && && &&&
// *****************************************************************************
// Generated on &05/25/:44&
& && && && && && && && && && && && && && && && && && && && && && && && && && &&&
// Verilog Test Bench template for design : ask
//
// Simulation tool : ModelSim (Verilog)
//
`timescale 1 ps/ 1 ps
module ask_vlg_tst();
// constants& && && && && && && && && && && && && && &
// general purpose registers
// test vector input registers
reg data_
reg rst_n;
// wires& && && && && && && && && && && && && && && &&&
wire ask_code_
// assign statements (if any)& && && && && && && && &&&
ask i1 (
// port map - connection between master ports and signals/registers& &
& & & & .ask_code_out(ask_code_out),
& & & & .clk(clk),
& & & & .data_in(data_in),
& & & & .rst_n(rst_n)
);
initial& && && && && && && && && && && && && && && && &
begin& && && && && && && && && && && && && && && && &&&
// code that executes only once& && && && && && && && &
// insert code here --& begin& && && && && && && && &&&
& && && && && && && && && && && && && && && && && && &
// --& end& && && && && && && && && && && && && && && &
$display(&Running testbench&);& && && && && && && &&&
end& && && && && && && && && && && && && && && && && &
always& && && && && && && && && && && && && && && && &
// optional sensitivity list& && && && && && && && && &
// @(event1 or event2 or .... eventn)& && && && && && &
begin& && && && && && && && && && && && && && && && &&&
// code executes for every event on sensitivity list& &
// insert code here --& begin& && && && && && && && &&&
& && && && && && && && && && && && && && && && && && &
@& && && && && && && && && && && && && && && &
// --& end& && && && && && && && && && && && && && && &
end& && && && && && && && && && && && && && && && && &
endmodule复制代码
这个是不能进行仿真的，还要对模板写完整，在此不赘述。其余步骤与添加自己编写的testbench相同 第二步：进入菜单栏 Tools -& Run Simulation Tool -& RTL Simulation 之后会自动编译自动添加信号，这时候就可以开始仿真观察波形了
作者的其他最新日志
评论 ( 个评论)
Powered by