用VHDL语言分别设计带同步复位的D触发器和用VHDL语言分别设计带同步置位/复位的D触发器。_百度知道
用VHDL语言分别设计带同步复位的D触发器和用VHDL语言分别设计带同步置位/复位的D触发器。
VARIABLE CQI : STD_LOGIC_VECTOR(15 DOWNTO 0);BEGIN
IF RST = '1' THEN CQI := (OTHERS =& '0');
--异步清零
ELSIF CLK'EVENT AND CLK ='1' THEN
--时钟上升沿触发
IF D = &000& THEN
--模式-----10进制
IF CQI & 6 THEN CQI := CQI + 1;
ELSE CQI := (OTHERS =& '0') ; END IF;
CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现几种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十进制，十二进制，二十四进制等......我们以前做过这个题目了VHDL程序和报告齐全@……
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VHDL语言编写的带同步置位/复位的D触发器：use ieee.std_logic_1164.use ieee.std_logic_unsigned.entity trigger_d isport(clk,d,sreset,sset:in std_ --同步复位端sreset，同步置位端ssetq,qf:out std_logic);architecture art of trigger_d isbeginprocess(clk,d,sreset,sset)beginif clk'event and clk='1' thenif sreset='1' then q&='0';qf&='1'; --同步复位端sreset，高电平有效，复位elsif sset='1' then q&='1';qf&='0'; --同步置位端sset，高电平有效，置位else q&=d;qf&=not(d);
VARIABLE CQI : STD_LOGIC_VECTOR(15 DOWNTO 0);BEGIN
IF RST = '1' THEN CQI := (OTHERS =& '0');
--异步清零
ELSIF CLK'EVENT AND CLK ='1' THEN
--时钟上升沿触发
IF D = &000& THEN
--模式-----10进制
IF CQI & 6 THEN CQI := CQI + 1;
ELSE CQI := (OTHERS =& '0') ; END IF
CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现几种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十进制，十二进制，二十四进制等......VHDL程序和报告齐全@……
带同步复位的D触发器：
use ieee.std_logic_1164.
use ieee.std_logic_unsigned.
entity trigger_d is
port(clk,d,sreset:in std_
--同步复位端sreset
q,qf:out std_logic);
architecture art of trigger_d is
process(clk,d,sreset)
if clk'event and clk='1' then
if sreset='1' then q&='0';qf&='1';
else q&=d;qf&=not(d);
下一个是带同步置位/复位的D触发器：
use ieee.std_logic_1164.
use ieee.std_logic_unsigned.
entity trigger_d is
port(clk,d,sreset,s...
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三、触发器应用电路的制作
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第五章 触发器
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3秒自动关闭窗口带复位和/或置位功能且基于条件预充结构的d触发器的制作方法
专利名称带复位和/或置位功能且基于条件预充结构的d触发器的制作方法
技术领域带复位置位功能基于条件预充结构的D触发器直接应用的技术领域是基于条件预充结构的具有复位置位功能的低功耗触发器电路设计。所提出电路是一类适用于低摆幅时钟信号网络技术的且需要复位置位端的低功耗CMOS触发器电路单元。
背景技术 随着CMOS集成电路制造工艺的进步，集成电路的规模和复杂性日益增大，集成电路的功耗和散热问题越来越得到来自工业界和学术界的重视。基于目前的集成电路设计风格，在大规模数字电路系统中，时钟网络消耗的能量占整个电路总耗能的比例一直居高不下；其中，电路工作状态下，消耗在时钟互连线网和时序电路单元(触发器Flip-Flop)的能量又成为时钟网络能耗的重要来源，并且二者的功耗比例有不断增加的趋势(见文献David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact of Architecturaland Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
同时在大规模集成电路的设计中，常用到带有异步复位置位功能的触发器，置位就是使输出端Q高电平而Qb相应为低电平；复位就是使输出端Q低电平而Qb相应为高电平；异步复位置位也就是无论时钟的边沿是否到达，当复位端RN为低电平时，电路复位；当置位端SN为低电平时，电路置位。当复位端与置位端同时为低电平时，SN起作用，电路置位。当SN或RN不起作用后，电路状态随时钟翻转。这类触发器在异步时序电路中常常遇到，它的功耗和延时性能在集成电路领域愈加受到关注。
CMOS集成电路的功耗来源主要有动态功耗、静态功耗、短路电流功耗和泄漏电流功耗。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即PDynamic＝CLVDDVSwingfα(1)其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。区别于数据信号线网，时钟信号线网具有大互连线寄生电容和高信号活性的特点，通过降低时钟信号线网的电压信号摆幅VSwing可以在保证电路性能的条件下减小时钟互连线上消耗的能量。触发器电路单元广泛应用于集成电路设计，其中也不乏带置位复位的触发器电路的使用。如图1所示是带置位复位触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的带复位置位端的触发器电路单元基本电路结构，其中A模块实现z＝！c+！a！b逻辑功能.这里以Verisilicon 0.15μm工艺数字标准单元库中互补输出，上升沿触发的触发器电路单元FFDSRHD1X为例说明(见文献“SPICE Model of 0.15umGeneric(1.5V/3.3V)1P7M Process”Document numberGSMC_L015S7G0_SPI_V1.3 &“VeriSilicon GSMC 0.15μm High-Density Standard Cell Library Databook”)。这种电路结构的主要特点是电路结构比较简单，其置位复位信号是通过改造反相器加入的，在没有独立的反相器结构中难以运用，且不适合低时钟信号摆幅时钟网络系统的设计，同时由于每一次时钟信号翻转都会引起电路内部时钟缓冲器的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai“AReduced Clock-Swing Flip-Flop(RCSFF)for 63％Power Reduction”′，IEEE JOURNAL OFSOLID-STATE CIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-prechargeflip-flop for more than 30％ power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图3所示。这种触发器电路的最大特点是除了保持能够工作在低电压摆幅条件下；同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗。但是，SAFF_CP电路存在的问题是，由于输出锁存器电路采用了交叉耦合NAND2(NAND2二输入端与非门)结构，会造成触发器电路输出端上升沿延时和下降沿延时极不对称，给电路单元的使用带来了潜在的问题。
对于基于SAFF结构的带置位复位功能的触发器设计，Vojin G.Oklobdzija提到一种带有扫描功能端和异步复位端的结构(文献“CIRCUIT IMPLEMENTATION TECHNIQUES FOR THEMAGNETIC READ/WRITE CHANNELS”Final Report 1998-99for MICRO Project 98-112)，如图4所示。这种结构电路比较复杂，仅给出了第一级复位的做法，没有考虑到复位置位同时出现时的优先级设计，缺乏对不同的第二级复位置位的设计，不能简单应用于图3所示的SAFF_CP触发器结构。
本发明的目的是在现有的条件预充结构的低电压摆幅时钟信号驱动的触发器电路即SAFF_CP电路的基础上做出一定的改进，提出一种基于条件预充结构的带有异步置位复位功能端的触发器结构。其两个互补输出端信号翻转延时较为对称，静态延时有一定的改善，相比传统的数字标准单元可节省20％以上的功耗，置位复位速度较快，且置位的优先级高于复位，如图6所示。
本发明的特征在于所述D触发器含有第一级锁存器，该锁存器含有第1“或”逻辑电路，含有两个其衬底相互连接后接地的NMOS管，分别记为MN1管和MN2管，所述MN1管的源极接时钟信号CLK，栅极接输入数据信号DB；所述MN2管的源极和栅极都接输入信号D，该D信号和所述信号DB反相；第2“或”逻辑电路，含有两个其衬底相互连接后接地的NMOS管，分别记为MN3管和MN4管，所述MN3管的源极接时钟信号CLK，栅极接所述输入数据信号D；所述MN2管的源极和栅极都接输入信号DB；第1PMOS管，记为MP1管，该管的栅极同时和所述MN1、MN2管的漏极相连，而衬底接电源电压VDD；第4PMOS管，记为MP4管，该管的栅极同时和所述MN3、MN4管的漏极相连，而衬底接电源电压VDD；第5PMOS管，记为MP15管，该管的漏极同时和所述MP1管的源极相连，而栅极接置位信号经反相器后形成的反相的置位信号S，该管的衬底和源极接电源电压VDD；第6PMOS管，记为MP16管，该管的漏极同时和所述MP4管的源极相连，而栅极接复位信号R，该信号R由置位信号S和复位信号RN经或非门后得到的，所述MN16管的衬底和源极接电源电压VDD；第3PMOS管，记为MP3管，该管的衬底和源极连接的所述电源电压VDD；第2PMOS管，记为MP2管，该管的衬底和源极连接的所述电源电压VDD；第5NMOS管，记为MN5管，该管的源极同时连接到所述MP1、MP3管的漏极以及MP2管的栅极，构成节点SALATCH_N；该MN5管的衬底接地；第6NMOS管，记为MN6管，该管的源极同时连接到所述MP3、MN5管的栅极以及所述MP2、MP4管的漏极，形成节点SALATCH_P；该MN6管的栅极接节点SALATCH N，而衬底接地；
第10NMOS管，记为MN17管，该管的源极接所述节点SALATCH_P，栅极接复位信号R，而衬底则在和漏极相连后接地；第11NMOS管，记为MN18管，该管的源极接所述节点SALATCH_N，栅极接置位信号S，而衬底则在和漏极相连后接地；第7NMOS管，记为MN7管，该管的漏极和所述MN5管的漏极相连，而衬底接地；第8NMOS管，记为MN8管，该管的漏极和所述MN6管的漏极相连，而衬底接地；一个反相器，记为XIVG1，该反相器的输入端在和所述MN7管栅极相连后接所述输入数据信号D，而该反相器的输出端为所述MN8管的栅极提供反相后的输入数据信号DB；第9NMOS管，记为MN9管，该管的源极同时与所述MN7、MN8管的漏极相连，栅极接时钟信号CLK，而衬底接地；第二级锁存器，该所存器有两个具有相同电器参数的单时钟相位锁存器构成，所述第二级锁存器含有第1个单时钟相位锁存器，含有一个PMOS管，记为XOUT1.M1管，该管的源极和衬底相连后接电源电压VDD，而栅极接所述节点SALATCH_P；一个NMOS管，记为XOUT1.M2管，该管的源极和所述XOUT1.M1管的漏极相连，而栅极接所述节点SALATCH_P；又一个NMOS管，记为XOUT1.M3管，该管的源极和所述XOUT1.M2管的漏极相连，而栅极接时钟信号CLK；再一个NMOS管，记为MN28管，该管的栅极接置位信号S，而衬底在与所述XOUT1.M2、XOUT1.M3管的衬底相连后接地，该管的漏极接地；第2个单时钟相位锁存器，含有一个PMOS管，记为XOUT2.M1管，该管的源极和衬底相连后接电源电压VDD，而栅极接所述节点SALATCH_N；一个NMOS管，记为XOUT2.M2管，该管的源极和所述XOUT2.M1管的漏极相连，而栅极接所述节点SALATCH_N；又一个NMOS管，记为XOUT1.M3管，该管的源极和所述XOUT2.M2管的漏极相连，而栅极接时钟信号CLK；再一个NMOS管，记为MN27管，该管的栅极接复位信号R，而衬底在与所述XOUT2.M2、XOUT2.M3管的衬底相连后接地，该管的漏极接地；
电位保持单元，含有两个反相器，分别记为XIVG4和XIVG5，所述反相器XIVG4的输入端在和反相器XIVG5的输出端相连后接所述XOUT1.M1的漏极以及MN28的源极，形成节点QI；所述反相器XIVG4的输出端在和反相器XIVG5的输入端相连后接所述XOUT2.M1的漏极以及MN27的源极，形成节点QNI；两个所述D触发器的输出反相器，分别记为XIVG2和XIVG3，所述反相器XIVG3的输入端和所述节点QNI相连，而输出端为输出信号Qb；所述反相器XIVG2的输入端和所述节点QI相连，而输出端为输出信号Q。
本发明所述的带置位功能且基于条件预充结构的D触发器，其特征在于所述D触发器含有第一级锁存器，该锁存器含有第1“或”逻辑电路，含有两个其衬底相互连接后接地的NMOS管，分别记为MN1管和MN2管，所述MN1管的源极接时钟信号CLK，栅极接输入数据信号DB；所述MN2管的源极和栅极都接输入信号D，该D信号和所述信号DB反相；第2“或”逻辑电路，含有两个其衬底相互连接后接地的NMOS管，分别记为MN3管和MN4管，所述MN3管的源极接时钟信号CLK，栅极接所述输入数据信号D；所述MN4管的源极和栅极都接输入信号DB；第1PMOS管，记为MP1管，该管的栅极同时和所述MN1、MN2管的漏极相连，而衬底接电源电压VDD；第4PMOS管，记为MP4管，该管的栅极同时和所述MN3、MN4管的漏极相连，该管的源极和衬底相连后接电源电压VDD；第5PMOS管，记为MP15管，该管的漏极同时和所述MP1管的源极相连，而栅极接置位信号经反相器后形成的反相的置位信号S，该管的衬底和源极接电源电压VDD；第3PMOS管，记为MP3管，该管的衬底和源极连接的所述电源电压VDD；第2PMOS管，记为MP2管，该管的衬底和源极连接的所述电源电压VDD；第5NMOS管，记为MN5管，该管的源极同时连接到所述MP1、MP3管的漏极以及MP2管的栅极，构成节点SALATCH_N；该MN5管的衬底接地；第6NMOS管，记为MN6管，该管的源极同时连接到所述MP3、MN5管的栅极以及所述MP2、MP4管的漏极，形成节点SALATCH_P；该MN6管的栅极接节点SALATCH_N，而衬底接地；下拉节点SALATCH_N用的NMOS管，记为(MN18)管，该管的源极接所述节点SALATCH_N，栅极接置位信号S，而衬底则在和漏极相连后接地；上拉节点SALATCH_P用的PMOS管，记为(MP18)管，该管的源极接所述节点SALATCH_P，栅极接置位信号SN，而衬底则在和漏极相连后所述电源电压VDD；第7NMOS管，记为MN7管，该管的漏极和所述MN5管的漏极相连，而衬底接地；第8NMOS管，记为MN8管，该管的漏极和所述MN6管的漏极相连，而衬底接地；一个反相器，记为XIVG1，该反相器的输入端在和所述MN7管栅极相连后接所述输入数据信号D，而该反相器的输出端为所述MN8管的栅极提供反相后的输入数据信号DB；第9NMOS管，记为MN9管，该管的源极同时与所述MN7、MN8管的漏极相连，栅极接时钟信号CLK，而衬底接地；第二级锁存器，该所存器有两个具有相同电器参数的单时钟相位锁存器构成，所述第二级锁存器含有第1个单时钟相位锁存器，含有一个PMOS管，记为XOUT1.M1管，该管的源极和衬底相连后接电源电压VDD，而栅极接所述节点SALATCH_P；一个NMOS管，记为XOUT1.M2管，该管的源极和所述XOUT1.M1管的漏极相连，而栅极接所述节点SALATCH_P；又一个NMOS管，记为XOUT1.M3管，该管的源极和所述XOUT1.M2管的漏极相连，而栅极接时钟信号CLK；再一个NMOS管，记为MN28管，该管的栅极接置位信号S，而衬底在与所述XOUT1.M2、XOUT1.M3管的衬底相连后接地，该管的漏极接地；第2个单时钟相位锁存器，含有一个PMOS管，记为XOUT2.M1管，该管的源极和衬底相连后接电源电压VDD，而栅极接所述节点SALATCH_N；一个NMOS管，记为XOUT2.M2管，该管的源极和所述XOUT2.M1管的漏极相连，而栅极接所述节点SALATCH_N，该管衬底接地；又一个NMOS管，记为XOUT1.M3管，该管的源极和所述XOUT2.M2管的漏极相连，而栅极接时钟信号CLK，该管衬底接地；电位保持单元，含有两个反相器，分别记为XIVG4和XIVG5，所述反相器XIVG4的输入端在和反相器XIVG5的输出端相连后接所述XOUT1.M1的漏极以及MN28的源极，形成节点QI；所述反相器XIVG4的输出端在和反相器XIVG5的输入端相连后接所述XOUT2.M1的漏极，形成节点QNI；两个所述D触发器的输出反相器，分别记为XIVG2和XIVG3，所述反相器XIVG3的输入端和所述节点QNI相连，而输出端为输出信号Qb；所述反相器XIVG2的输入端和所述节点QI相连，而输出端为输出信号Q。
一种带复位功能且基于条件预充结构的D触发器，其特征在于所述D触发器含有第一级锁存器，该锁存器含有第1“或”逻辑电路，含有两个其衬底相互连接后接地的NMOS管，分别记为MN1管和MN2管，所述MN1管的源极接时钟信号CLK，栅极接输入数据信号DB；所述MN2管的源极和栅极都接输入信号D，该D信号和所述信号DB反相；第2“或”逻辑电路，含有两个其衬底相互连接后接地的NMOS管，分别记为MN3管和MN4管，所述MN3管的源极接时钟信号CLK，栅极接所述输入数据信号D；所述MN4管的源极和栅极都接输入信号DB；第1PMOS管，记为MP1管，该管的栅极同时和所述MN1、MN2管的漏极相连，该管的源极与衬底相连后接电源电压VDD；第4PMOS管，记为MP4管，该管的栅极同时和所述MN3、MN4管的漏极相连，而衬底接电源电压VDD；第6PMOS管，记为MP16管，该管的漏极同时和所述MP4管的源极相连，而栅极接复位信号经反相器后形成的反相的复位信号R，该管的衬底和源极接电源电压VDD；第3PMOS管，记为MP3管，该管的衬底和源极连接的所述电源电压VDD；第2PMOS管，记为MP2管，该管的衬底和源极连接的所述电源电压VDD；第5NMOS管，记为MN5管，该管的源极同时连接到所述MP1、MP3管的漏极以及MP2管的栅极，构成节点SALATCH_N；该MN5管的衬底接地；第6NMOS管，记为MN6管，该管的源极同时连接到所述MP3、MN5管的栅极以及所述MP2、MP4管的漏极，形成节点SALATCH_P；该MN6管的栅极接节点SALATCH_N，而衬底接地；下拉节点SALATCH_P用的NMOS管，记为(MNl7)管，该管的源极接所述节点SALATCH_P，栅极接复位信号R，而衬底则在和漏极相连后接地；上拉节点SALATCH_N用的PMOS管，记为(MP17)管，该管的源极接所述节点SALATCH_N，栅极接复位信号RN，而衬底则在和漏极相连后所述电源电压VDD；第7NMOS管，记为MN7管，该管的漏极和所述MN5管的漏极相连，而衬底接地；
第8NMOS管，记为MN8管，该管的漏极和所述MN6管的漏极相连，而衬底接地；一个反相器，记为XIVG1，该反相器的输入端在和所述MN7管栅极相连后接所述输入数据信号D，而该反相器的输出端为所述MN8管的栅极提供反相后的输入数据信号DB；第9NMOS管，记为MN9管，该管的源极同时与所述MN7、MN8管的漏极相连，栅极接时钟信号CLK，而衬底接地；第二级锁存器，该所存器有两个具有相同电器参数的单时钟相位锁存器构成，所述第二级锁存器含有第1个单时钟相位锁存器，含有一个PMOS管，记为XOUT1.M1管，该管的源极和衬底相连后接电源电压VDD，而栅极接所述节点SALATCH_P；一个NMOS管，记为XOUT1.M2管，该管的源极和所述XOUT1.M1管的漏极相连，而栅极接所述节点SALATCH_P；又一个NMOS管，记为XOUT1.M3管，该管的源极和所述XOUT1.M2管的漏极相连，而栅极接时钟信号CLK；第2个单时钟相位锁存器，含有一个PMOS管，记为XOUT2.M1管，该管的源极和衬底相连后接电源电压VDD，而栅极接所述节点SALATCH_N；一个NMOS管，记为XOUT2.M2管，该管的源极和所述XOUT2.M1管的漏极相连，而栅极接所述节点SALATCH_N；又一个NMOS管，记为XOUT1.M3管，该管的源极和所述XOUT2.M2管的漏极相连，而栅极接时钟信号CLK；再一个NMOS管，记为MN27管，该管的栅极接复位信号R，而衬底在与所述XOUT2.M2、XOUT2.M3管的衬底相连后接地，该管的漏极接地；电位保持单元，含有两个反相器，分别记为XIVG4和XIVG5，所述反相器XIVG4的输入端在和反相器XIVG5的输出端相连后接所述XOUT1.M1的漏极，形成节点QI；所述反相器XIVG4的输出端在和反相器XIVG5的输入端相连后接所述XOUT2.M1的漏极以及MN27的源极，形成节点QNI；两个所述D触发器的输出反相器，分别记为XIVG2和XIVG3，所述反相器XIVG3的输入端和所述节点QNI相连，而输出端为输出信号Qb；所述反相器XIVG2的输入端和所述节点QI相连，而输出端为输出信号Q。
本发明的有益效果是与传统的数字标准单元触发器电路FFDSRHD1X比较，本发明提出的FFDSRHD1X_SCB_FCS触发器在相同的测试条件下，可以节省高于20％的功耗。并且电路的结构得到简化，电路面积较小，电路延时特性，建立时间和亚稳态时间特性也较好。所提出的电路技术非常适合作为数字电路标准单元并应用在低功耗集成电路设计中。
图1.触发器电路单元示意图，D为数据信号输入端，CLK为时钟信号输入端，Q和Qb为互补信号输出端；图2.VeriSilicon 0.15um工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元FFDSRHD1X电路结构图；图3.SAFF_CP触发器电路结构图；图4.基于SAFF结构的同时带有扫描测试功能端和异步复位功能端的电路结构图；图5.本发明所述的异步置位复位触发器电路结构图。
图6.本发明所述的FFDSRHD1X_SCB_FCS触发器电路结构图。
图7.仅带异步置位端的FFDSHD1X_SCB_FCS触发器电路结构图。
图8.仅带异步复位端的FFDRHD1X_SCB_FCS触发器电路结构图。
具体实施例方式
本发明解决其技术问题的技术方案是本发明提出基于条件预充结构的带复位置位端触发器FFDSRHD1X_SCB_FCS，如图6所示。图5所示电路是图6的雏形。FFDSRHD1X_SCB_FCS触发器具有采用条件预充技术减小触发器电路本身功耗的特点，同时具有可进行置位，复位的功能。图5中基本结构是一个条件预充触发器，其工作原理如下首先用四个MOS管对CLK信号，D信号进行预处理，主要是CLK“或(OR)”D，CLK“或(OR)”Db，再把这两个信号加到两个上拉驱动管的栅极，通过它们对第一级锁存器进行预充；第一级锁存器中心由MP2，MP3，MN5，MN6构成灵敏放大器结构。这一结构存在正反馈，又是一种差分输入结构，互补输入，既有很强的抗噪声性能，又能提高对输入信号的灵敏度，同时它的双稳态特性便于保存住数据。第一级锁存器的互补输出端分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，为了避免单时钟相位锁存器输出节点QI、QNI的三态特性，在QI和QNI之间加上了holder，它由两个首尾相接的反相器构成，即使CLK是静态低电平时，第二级的电位也能够确定并保持住。这样即使第二级有泄漏电流，也不会影响到电路状态的改变。
当CLK为高电平时，第一级两个驱动管栅极都是高电位，P管截止，D信号无法改变节点SALATCH_P、SALATCH_N的状态，当CLK为低电平时，D和Db加到两个驱动管栅极，这时若D信号翻转，将对节点SALATCH_P，SALATCH_N进行预充，本来节点SALATCH_P，SALATCH_N应是一高一低的，但由于此时MN9管在时钟控制下是截断的，第一级无法放电，所以两节点SALATCH_P，SALATCH_N都被充成高电位。这时第二级的放电回路也是断开的，所以第一级的双高状态不会影响到第二级holder的状态，电路输出仍旧保持。此时预充已经完成。当时钟上升沿来临时，MN9管打开，电路放电节点SALATCH_P，SALATCH_N翻成正确的电位。同时由于第二级放电回路也已打开，SALATCH_P，SALATCH_N驱动QI，QNI翻转，完成一次D触发器功能。当D信号保持不变时，即使时钟沿到达，也不会对SALATCH_P，SALATCH_N两节点进行预充电，内部节点不会随时钟信号进行不必要的翻转，因而降低了功耗。
对置位复位信号的加入，如图5所示。在电路的第一级锁存器中，分别用两个P管；两个N管对SALATCH_P，SALATCH_N进行上拉和下拉。这些管子的控制信号分别是S、R、RN、SN，其中S是输入信号SN经反相器得到，R则是RN与S的“或非”。这主要是由于当置位、复位信号同时到达时，电路置位。只有当置位信号SN不起作用(高电平)，且Rn为低电平时，上述R才是高电平，从而驱动SALATCH_P放电。同时注意到由RN驱动的上拉P管漏极并非直接接VDD，而是要受S影响的，只有在S为低电平时，这个上拉才是成功的。这样的设计不仅体现了置位、复位的优先级，而且避免了上述四个管子构成直流通路导致过大功耗。然而这样设计并不完美，必须考虑到在置位，复位时将输入信号截断，不然两相冲突，仍将导致大电流。具体做法就是在第一级的两个驱动P管(MP1、MP4)上方各串接一个P管，由S与R控制，保证置位、复位时将驱动截断。利用本电路的特点，置位时只需截断MP1支路，复位时只需截断MP4支路，进而简化逻辑控制。对于第二级电路，利用其本身的结构，当第一级的置位、复位完成后，可以方便地对节点QI或QNI实现上拉，因此只需简单地在节点QI和QNI上加两个下拉N管，由S、R控制即可。这样就得到图5所示的复位、置位的处理。
进一步分析，第一级两个驱动管(MP1、MP4)支路截断后，利用MP2，MP3，MN5，MN6构成灵敏放大器，只需对SALATCH_P或SALATCH_N之一进行下拉，另一节点自然翻到高电位。因此可除去图5中MP17、MP18两管，得到图6的结构。当然第二级完全也可利用holder的正反馈作用而不必用N管下拉，但这样置位、复位速度慢且不够稳定，故不采用。当SN、RN都为高电平时，所有这些附加管子都不起作用，电路作为D触发器正常工作。
对于触发器电路还存在亚稳态效应，当输入数据信号D在距离时钟信号上升沿很近处发生跳变时，会引起从时钟信号CLK到输出端Q或者Qb的延时大大增加，定义触发器电路的建立时间与增加的延时之和为亚稳态时间，亚稳态时间与一般情形下电路的延时之和为电路的总延时。对于一般的SAFF_CP触发器电路，电路的建立时间特性受到第一级锁存器预充电时间的限制。且FFDSRHD1X_SCB_FCS触发器中去掉了SAFF_CP电路中接在MN2和MN3之间的NMOS管，预充电的负载电容大为减小，保证比较快的完成充电过程。通过电路的仿真结果可以发现，本发明提出的触发器FFDSRHD1X_SCB_FCS有比较优越的建立时间和亚稳态时间性能。
本发明的必要技术特征是首先，触发器电路采用由输入数据信号D控制的条件预充控制电路完成对电路内部节点的条件预充过程，减小了触发器本身的功耗。第一级锁存器的条件预充过程配合第二级锁存器，保证电路在CLK为低电平并且不对节点预充电时，触发器的互补输出端可以保持信号电平不变。第一级锁存器的输出节点分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，这种连接方法可以保证FFDSRHD1X_SCB_FCS触发器的互补输出端Q和Qb都可以实现对称的上升沿延时和下降沿延时。相对于SAFF_CP触发器电路，FFDSRHD1X_SCB_FCS触发器中去掉了SAFF_CP电路中接在MN2和MN3之间的NMOS管，预充电的负载电容大为减小，可以大大改善电路的建立时间特性，同时电路结构更加简单，减少了一条额外的高电压电源线Vwell(给PMOS管MP1，MP2提供衬底偏置，Vwell＞VDD)，更加有利于电路的使用和设计。再有在第二级电路QI和QNI之间接入了两个首尾相接的反相器作为电位保持单元，避免单时钟相位锁存器输出节点QI，QNI的三态特性。最后，FFDSRHD1X_SCB_FCS触发器直接在两级节点SALATCH_P、SALATCH_N、QI、QNI上通MOS管上拉下拉进行复位、置位。其中巧妙地利用正反馈，及两级电路的特点，省略了部分上拉下拉管。且对复位、置位进行了电路优先级上的安排。
为了比较本发明所提出的FFDSRHD1X_SCB_FCS触发器相对于传统的触发器电路FFDSRHD1X的性能特点，我们采用Versilicon 1.5-V 0.15μm工艺，使用电路仿真工具HSPICE对两种电路结构进行了仿真比较分析。
表1所示为两种触发器电路动态功耗数据比较。电路动态功耗仿真中时钟信号输入CLK为100MHz，50％占空比方波信号(0V-1.5V)。数据信号输入D为20MHz，50％占空比方波信号(0V-1.5V)。输入信号转换时间为0.104ns。触发器电路输出端接20fF电容负载。其中Q Loaded，Qb Empty代表Q输出端接20fF电容负载，其互补输出端Qb空载(即不接负载)。Qb Loaded，Q Empty代表Qb输出端接20fF电容负载，而Q输出端空载。动态功耗数据单位为微瓦特(uW)。
表1触发器动态功耗比较
表2所示为两种触发器电路延时性能的比较。时延性能的定义方式如下当输入数据D信号的翻转远远提前于CLK的跳变沿时，CLK到输出Q的延时不受亚稳态效应的影响，此延时称为静态时延，静态时延的105％定义为延时(Delay)。当CLK到输出Q的延时等于Delay(即静态时延的105％)时，输入数据D信号的翻转相对于CLK的跳变沿的提前时间定义为亚稳态周期(Tmp)；亚稳态周期和此时延时的和定义为总延时(即Total Delay＝Tmp+Delay)。
两种触发器电路采用相同的电路配置，输入信号转换时间为0.05ns，互补输出端Q和Qb负载为0.02pF。异步置位端、复位端均为1.5V直流电平，即电路工作在触发器状态下。RISE和FALL分别表示输出信号上升沿和输出信号下降沿；Tmp、Delay和Total Delay都是在上述定义下Q输出端的数据指标。延时数据单位是纳秒(ns)。
表2触发器Total Delay比较
表3为两种结构触发器版图面积比较。其中在版图设计的规则中，其宽度固定，长度必须为0.56um的整数倍。长度的单位是微米(um)。面积的单位是平方微米(um2)。
表3触发器版图面积比较
由上述数据的比较可以看出，本发明所采用的可测试触发器的结构与传统的数字标准单元的相应结构相比，其在功耗上有较大的优势，同时静态延时的性能也有较大的改善，TotalDelay和版图面积基本相当。具有这些性能的优势使得其很适合应用于低功耗数字大规模集成电路中。
在此结构系列中，若电路仅考虑设置位端或复位端，则有以下两种触发器。
1.FFDSHD1X_SCB_FCS即为仅具有置位功能的此系列D触发器，如图7所示。其基本原理与FFDSRHD1X_SCB_FCS一致，为了置位迅速，保留了MP18管。其电路的功耗、延时和面积性能与Verisilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFDSHD1X比较结果如表11、表12和表13所示。测试条件为SN输入信号为1.5V直流电平，其他条件与FFDSRHD1X_SCB FCS的测试条件相同。
表11触发器动态功耗比较
表12触发器Total Delay比较
表13触发器版图面积比较
2.FFDRHD1X_SCB_FCS即为仅具有复位功能的此系列D触发器，如图8所示。其基本原理与FFDSRHD1X_SCB_FCS一致，为了复位迅速，保留了MP17管。其电路的功耗、延时和面积性能与Verisilicon 1.5-V 0.15μm工艺数字标准单元库中具有相同功能的单元FFDRHD1X比较结果如表21、表22和表23所示。测试条件为RN输入信号为1.5V直流电平，其他条件与FFDSRHD1X_SCB_FCS的测试条件相同。
表21触发器动态功耗比较
表22触发器Total Delay比较
表23触发器版图面积比较
1.带复位和置位功能且基于条件预充结构的D触发器，其特征在于所述D触发器含有第一级锁存器，该锁存器含有第1“或”逻辑电路，含有两个其衬底相互连接后接地的NMOS管，分别记为(MN1)管和(MN2)管，所述(MN1)管的源极接时钟信号CLK，栅极接输入数据信号DB；所述(MN2)管的源极和栅极都接输入信号D，该D信号和所述信号DB反相；第2“或”逻辑电路，含有两个其衬底相互连接后接地的NMOS管，分别记为(MN3)管和(MN4)管，所述(MN3)管的源极接时钟信号CLK，栅极接所述输入数据信号D；所述(MN4)管的源极和栅极都接输入信号DB；第1 PMOS管，记为(MP1)管，该管的栅极同时和所述(MN1)、(MN2)管的漏极相连，而衬底接电源电压VDD；第4 PMOS管，记为(MP4)管，该管的栅极同时和所述(MN3)、(MN4)管的漏极相连，而衬底接电源电压VDD；第5 PMOS管，记为(MP15)管，该管的漏极同时和所述(MP1)管的源极相连，而栅极接置位信号经反相器后形成的反相的置位信号S，该管的衬底和源极接电源电压VDD；第6 PMOS管，记为(MP16)管，该管的漏极同时和所述(MP4)管的源极相连，而栅极接复位信号R，该信号R由置位信号S和复位信号RN经或非门后得到的，所述(MN16)管的衬底和源极接电源电压VDD；第3 PMOS管，记为(MP3)管，该管的衬底和源极连接的所述电源电压VDD；第2 PMOS管，记为(MP2)管，该管的衬底和源极连接的所述电源电压VDD；第5 NMOS管，记为(MN5)管，该管的源极同时连接到所述(MP1)、(MP3)管的漏极以及(MP2)管的栅极，构成节点SALATCH_N；该(MN5)管的衬底接地；第6 NMOS管，记为(MN6)管，该管的源极同时连接到所述(MP3)、(MN5)管的栅极以及所述(MP2)、(MP4)管的漏极，形成节点SALATCH_P，该(MN6)管的栅极接节点SALATCH_N，而衬底接地；第10 NMOS管，记为(MN17)管，该管的源极接所述节点SALATCH_P，栅极接复位信号R，而衬底则在和漏极相连后接地；第11 NMOS管，记为(MN18)管，该管的源极接所述节点SALATCH_N，栅极接置位信号S，而衬底则在和漏极相连后接地；第7 NMOS管，记为(MN7)管，该管的漏极和所述(MN5)管的漏极相连，而衬底接地；第8 NMOS管，记为(MN8)管，该管的漏极和所述(MN6)管的漏极相连，而衬底接地；一个反相器，记为(XIVG1)，该反相器的输入端在和所述(MN7)管栅极相连后接所述输入数据信号D，而该反相器的输出端为所述(MN8)管的栅极提供反相后的输入数据信号DB；第9 NMOS管，记为(MN9)管，该管的源极同时与所述(MN7)、(MN8)管的漏极相连，栅极接时钟信号CLK，而衬底接地；第二级锁存器，该所存器有两个具有相同电器参数的单时钟相位锁存器构成，所述第二级锁存器含有第1个单时钟相位锁存器，含有一个PMOS管，记为(XOUT1.M1)管，该管的源极和衬底相连后接电源电压VDD，而栅极接所述节点SALATCH_P；一个NMOS管，记为(XOUT1.M2)管，该管的源极和所述(XOUT1.M1)管的漏极相连，而栅极接所述节点SALATCH_P；又一个NMOS管，记为(XOUT1.M3)管，该管的源极和所述(XOUT1.M2)管的漏极相连，而栅极接时钟信号CLK；再一个NMOS管，记为(MN28)管，该管的栅极接置位信号S，而衬底在与所述(XOUT1.M2)、(XOUT1.M3)管的衬底相连后接地，该管的漏极接地；第2个单时钟相位锁存器，含有一个PMOS管，记为(XOUT2.M1)管，该管的源极和衬底相连后接电源电压VDD，而栅极接所述节点SALATCH_N；一个NMOS管，记为(XOUT2.M2)管，该管的源极和所述(XOUT2.M1)管的漏极相连，而栅极接所述节点SALATCH_N；又一个NMOS管，记为(XOUT1.M3)管，该管的源极和所述(XOUT2.M2)管的漏极相连，而栅极接时钟信号CLK；再一个NMOS管，记为(MN27)管，该管的栅极接复位信号R，而衬底在与所述(XOUT2.M2)、(XOUT2.M3)管的衬底相连后接地，该管的漏极接地；电位保持单元，含有两个反相器，分别记为(XIVG4)和(XIVG5)，所述反相器(XIVG4)的输入端在和反相器(XIVG5)的输出端相连后接所述(XOUT1.M1)的漏极以及(MN28)的源极，形成节点QI；所述反相器(XIVG4)的输出端在和反相器(XIVG5)的输入端相连后接所述(XOUT2.M1)的漏极以及(MN27)的源极，形成节点QNI；两个所述D触发器的输出反相器，分别记为(XIVG2)和(XIVG3)，所述反相器(XIVG3)的输入端和所述节点QNI相连，而输出端为输出信号Qb；所述反相器(XIVG2)的输入端和所述节点QI相连，而输出端为输出信号Q。
2.带置位功能且基于条件预充结构的D触发器，其特征在于所述D触发器含有第一级锁存器，该锁存器含有第1“或”逻辑电路，含有两个其衬底相互连接后接地的NMOS管，分别记为(MN1)管和(MN2)管，所述(MN1)管的源极接时钟信号CLK，栅极接输入数据信号DB；所述(MN2)管的源极和栅极都接输入信号D，该D信号和所述信号DB反相；第2“或”逻辑电路，含有两个其衬底相互连接后接地的NMOS管，分别记为(MN3)管和(MN4)管，所述(MN3)管的源极接时钟信号CLK，栅极接所述输入数据信号D；所述(MN4)管的源极和栅极都接输入信号DB；第1 PMOS管，记为(MP1)管，该管的栅极同时和所述(MN1)、(MN2)管的漏极相连，而衬底接电源电压VDD；第4 PMOS管，记为(MP4)管，该管的栅极同时和所述(MN3)、(MN4)管的漏极相连，该管的源极和衬底相连后接电源电压VDD；第5 PMOS管，记为(MP15)管，该管的漏极同时和所述(MP1)管的源极相连，而栅极接置位信号经反相器后形成的反相的置位信号S，该管的衬底和源极接电源电压VDD；第3 PMOS管，记为(MP3)管，该管的衬底和源极连接的所述电源电压VDD；第2 PMOS管，记为(MP2)管，该管的衬底和源极连接的所述电源电压VDD；第5 NMOS管，记为(MN5)管，该管的源极同时连接到所述(MP1)、(MP3)管的漏极以及(MP2)管的栅极，构成节点SALATCH_N；该(MN5)管的衬底接地；第6 NMOS管，记为(MN6)管，该管的源极同时连接到所述(MP3)、(MN5)管的栅极以及所述(MP2)、(MP4)管的漏极，形成节点SALATCH_P；该(MN6)管的栅极接节点SALATCH_N，而衬底接地；下拉节点SALATCH_N用的NMOS管，记为(MN18)管，该管的源极接所述节点SALATCH_N，栅极接置位信号S，而衬底则在和漏极相连后接地；上拉节点SALATCH_P用的PMOS管，记为(MP18)管，该管的源极接所述节点SALATCH_P，栅极接置位信号SN，而衬底则在和漏极相连后所述电源电压VDD；第7 NMOS管，记为(MN7)管，该管的漏极和所述(MN5)管的漏极相连，而衬底接地；第8 NMOS管，记为(MN8)管，该管的漏极和所述(MN6)管的漏极相连，而衬底接地；一个反相器，记为(XIVG1)，该反相器的输入端在和所述(MN7)管栅极相连后接所述输入数据信号D，而该反相器的输出端为所述(MN8)管的栅极提供反相后的输入数据信号DB；第9 NMOS管，记为(MN9)管，该管的源极同时与所述(MN7)、(MN8)管的漏极相连，栅极接时钟信号CLK，而衬底接地；第二级锁存器，该所存器有两个具有相同电器参数的单时钟相位锁存器构成，所述第二级锁存器含有第1个单时钟相位锁存器，含有一个PMOS管，记为(XOUT1.M1)管，该管的源极和衬底相连后接电源电压VDD，而栅极接所述节点SALATCH_P；一个NMOS管，记为(XOUT1.M2)管，该管的源极和所述(XOUT1.M1)管的漏极相连，而栅极接所述节点SALATCH_P；又一个NMOS管，记为(XOUT1.M3)管，该管的源极和所述(XOUT1.M2)管的漏极相连，而栅极接时钟信号CLK；再一个NMOS管，记为(MN28)管，该管的栅极接置位信号S，而衬底在与所述(XOUT1.M2)、(XOUT1.M3)管的衬底相连后接地，该管的漏极接地；第2个单时钟相位锁存器，含有一个PMOS管，记为(XOUT2.M1)管，该管的源极和衬底相连后接电源电压VDD，而栅极接所述节点SALATCH_N；一个NMOS管，记为(XOUT2.M2)管，该管的源极和所述(XOUT2.M1)管的漏极相连，而栅极接所述节点SALATCH_N，该管衬底接地；又一个NMOS管，记为(XOUT1.M3)管，该管的源极和所述(XOUT2.M2)管的漏极相连，而栅极接时钟信号CLK，该管衬底接地；电位保持单元，含有两个反相器，分别记为(XIVG4)和(XIVG5)，所述反相器(XIVG4)的输入端在和反相器(XIVG5)的输出端相连后接所述(XOUT1.M1)的漏极以及(MN28)的源极，形成节点QI；所述反相器(XIVG4)的输出端在和反相器(XIVG5)的输入端相连后接所述(XOUT2.M1)的漏极，形成节点QNI；两个所述D触发器的输出反相器，分别记为(XIVG2)和(XIVG3)，所述反相器(XIVG3)的输入端和所述节点QNI相连，而输出端为输出信号Qb；所述反相器(XIVG2)的输入端和所述节点QI相连，而输出端为输出信号Q。
3.带复位功能且基于条件预充结构的D触发器，其特征在于所述D触发器含有第一级锁存器，该锁存器含有第1“或”逻辑电路，含有两个其衬底相互连接后接地的NMOS管，分别记为(MN1)管和(MN2)管，所述(MN1)管的源极接时钟信号CLK，栅极接输入数据信号DB；所述(MN2)管的源极和栅极都接输入信号D，该D信号和所述信号DB反相；第2“或”逻辑电路，含有两个其衬底相互连接后接地的NMOS管，分别记为(MN3)管和(MN4)管，所述(MN3)管的源极接时钟信号CLK，栅极接所述输入数据信号D；所述(MN4)管的源极和栅极都接输入信号DB；第1 PMOS管，记为(MP1)管，该管的栅极同时和所述(MN1)、(MN2)管的漏极相连，该管的源极与衬底相连后接电源电压VDD；第4 PMOS管，记为(MP4)管，该管的栅极同时和所述(MN3)、(MN4)管的漏极相连，而衬底接电源电压VDD；第6 PMOS管，记为(MP16)管，该管的漏极同时和所述(MP4)管的源极相连，而栅极接复位信号经反相器后形成的反相的复位信号R，该管的衬底和源极接电源电压VDD；第3 PMOS管，记为(MP3)管，该管的衬底和源极连接的所述电源电压VDD；第2 PMOS管，记为(MP2)管，该管的衬底和源极连接的所述电源电压VDD；第5 NMOS管，记为(MN5)管，该管的源极同时连接到所述(MP1)、(MP3)管的漏极以及(MP2)管的栅极，构成节点SALATCH_N；该(MN5)管的衬底接地；第6 NMOS管，记为(MN6)管，该管的源极同时连接到所述(MP3)、(MN5)管的栅极以及所述(MP2)、(MP4)管的漏极，形成节点SALATCH_P；该(MN6)管的栅极接节点SALATCH_N，而衬底接地；下拉节点SALATCH_P用的NMOS管，记为(MN17)管，该管的源极接所述节点SALATCH_P，栅极接复位信号R，而衬底则在和漏极相连后接地；上拉节点SALATCH_N用的PMOS管，记为(MP17)管，该管的源极接所述节点SALATCH_N，栅极接复位信号RN，而衬底则在和漏极相连后所述电源电压VDD；第7 NMOS管，记为(MN7)管，该管的漏极和所述(MN5)管的漏极相连，而衬底接地；第8 NMOS管，记为(MN8)管，该管的漏极和所述(MN6)管的漏极相连，而衬底接地；一个反相器，记为(XIVG1)，该反相器的输入端在和所述(MN7)管栅极相连后接所述输入数据信号D，而该反相器的输出端为所述(MN8)管的栅极提供反相后的输入数据信号DB；第9 NMOS管，记为(MN9)管，该管的源极同时与所述(MN7)、(MN8)管的漏极相连，栅极接时钟信号CLK，而衬底接地；第二级锁存器，该所存器有两个具有相同电器参数的单时钟相位锁存器构成，所述第二级锁存器含有第1个单时钟相位锁存器，含有一个PMOS管，记为(XOUT1.M1)管，该管的源极和衬底相连后接电源电压VDD，而栅极接所述节点SALATCH_P；一个NMOS管，记为(XOUT1.M2)管，该管的源极和所述(XOUT1.M1)管的漏极相连，而栅极接所述节点SALATCH_P；又一个NMOS管，记为(XOUT1.M3)管，该管的源极和所述(XOUT1.M2)管的漏极相连，而栅极接时钟信号CLK；第2个单时钟相位锁存器，含有一个PMOS管，记为(XOUT2.M1)管，该管的源极和衬底相连后接电源电压VDD，而栅极接所述节点SALATCH_N；一个NMOS管，记为(XOUT2.M2)管，该管的源极和所述(XOUT2.M1)管的漏极相连，而栅极接所述节点SALATCH_N；又一个NMOS管，记为(XOUT1.M3)管，该管的源极和所述(XOUT2.M2)管的漏极相连，而栅极接时钟信号CLK；再一个NMOS管，记为(MN27)管，该管的栅极接复位信号R，而衬底在与所述(XOUT2.M2)、(XOUT2.M3)管的衬底相连后接地，该管的漏极接地；电位保持单元，含有两个反相器，分别记为(XIVG4)和(XIVG5)，所述反相器(XIVG4)的输入端在和反相器(XIVG5)的输出端相连后接所述(XOUT1.M1)的漏极，形成节点QI；所述反相器(XIVG4)的输出端在和反相器(XIVG5)的输入端相连后接所述(XOUT2.M1)的漏极以及(MN27)的源极，形成节点QNI；两个所述D触发器的输出反相器，分别记为(XIVG2)和(XIVG3)，所述反相器(XIVG3)的输入端和所述节点QNI相连，而输出端为输出信号Qb；所述反相器(XIVG2)的输入端和所述节点QI相连，而输出端为输出信号Q。
带复位和/或置位功能且基于条件预充的D触发器，属于D触发器设计技术领域，其特征在于在第一级锁存器中除了采用灵敏放大器结构外，还分别在电源端和互补输出端用两个P管和两个N管对所述两个互补输出端进行上拉和下拉，上拉和下拉时的控制信号都是置位与复位信号；在第二级锁存器中采用了两个电路参数相同的单时钟相位锁存器，还在该两个相位锁存器输出端之间加了由两个首位相接的反相器构成的电位保持单元。与传统的数字标准单元触发器相比，本发明在相同测试条件下可节能20％，而且结构简单，电路面积小，电路延时、建立时间和亚稳态时间特性也较好。
文档编号H03K3/00GK
公开日日 申请日期日 优先权日日
发明者杨华中, 魏鼎力, 乔飞, 汪蕙 申请人:清华大学