quartusii调用modelsim仿真出现问题
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quartusii调用modelsim仿真出现问题
初学FPGA，可能问题比价弱智，望指教
ex05中包含count和decoder
==========================
ex05中的代码：
module ex05(clk,rst,y);
input clk,
output[4:0]
.clk(clk),
.rst(rst),
decoder dr1
==========================
count中的代码：
module count(clk,rst,q);
input clk,
output[2:0]
clk or negedge rst)
if(rst == 0)
q&=3'b000;
else if(q&3'b100)
q&=q+3'b001;
q&=3'b000;
==========================
decoder中的代码：
module decoder(i,y);
input[2:0]
output[4:0]
) //如果这里改为always，当调用modelsim做仿真的时候就出不了波形，好像会卡住一样
3'b000:y[4:0]=5'b00001;
3'b001:y[4:0]=5'b00010;
3'b010:y[4:0]=5'b00100;
3'b011:y[4:0]=5'b01000;
3'b100:y[4:0]=5'b10000;
default:y[4:0]=5'b00001;
===========================
testbench里面就是一个rst还有clk，没别的，问题就处在decoder的always那里，似乎必须要给出条件，不知为何
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没人回答嘛，自己顶起来
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我也是个新人，也没有人回答我的问题&&
对你的问题我说下我的看法吧
你是希望直接用下面的形式来执行吗？
3'b000:y[4:0]=5'b00001;
3'b001:y[4:0]=5'b00010;
3'b010:y[4:0]=5'b00100;
3'b011:y[4:0]=5'b01000;
3'b100:y[4:0]=5'b10000;
default:y[4:0]=5'b00001;
我没有试过always后面不加条件的用法，但是我觉得一直always就相当于电脑要不停的做下面的判断，然后估计资源就不够用了吧-
像一般用always都是有 always@（*） 或者 always #5&&之类的，总之可以保证是有一定的时间间隔才刷新
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加了@(*)是没问题的，这个我试过，至于加一个延时是否有效果，明天我去试一下看看，但是系统资源不够用应该不会，这种语句也是因为在书本上出现，所以才会写上去的，如果编者连这个都没有考虑到，未免太失专业
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piscesfate
原来可以这样用啊- -！ 看来我还要再好好修炼修炼了。 你方便的话可不可以把那个例子搬过来啊，我想学一下
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书我看得是《基于Quartus II的数字系统Verilog HDL设计实例详解》，网上可以下到PDF，不过据说这本书不怎么样，我只是随便看看
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piscesfate
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Modelsim之从Quartus II 启动仿真
已有 1156 次阅读 16:42
|个人分类:
Modelsim之从Quartus II 启动仿真仿真流程如下(1)预先设置(2)启动功能仿真(3)自动创建仿真工程，自动加载.v和.vt文件，自动编译.v和.vt 文件(4)自动启动仿真(5)自动添加仿真信号(6)自动显示仿真波形更改.v和.vt 文件后，要想更新仿真波形流程如下：(1)手动编译.v和.vt文件(2)启动仿真(3)添加仿真信号(4)进行仿真观察波形下面是对已有的Quartus II工程进行仿真第一步：预先设置。首先是预先设置编译信息，打开Quartus II ,进入Tools -& options 点击左侧菜单 EDA Tool Options
选择modelsim的执行路径，如果是安装的modelsim altera版本就设置modelsim altera的路径 进入Assignment -&setting,如下图
从左侧菜单选择EDA Tool Setting
在EDA tools的simulation选择ModelSim（Tool Name） Verilog HDL (Format(s)),这里选择ModelSim还是选择ModelSim -Altera 要看安装的modelsim的版本。 再点击左侧菜单EDA Tool Setting 下的Simulation
在如下图的NativeLink setting 中选择compile test bench ，点击Test Benches
在上图中点击Test Benches弹出以下Test Benches对话框
选择new，填入你的test bench name及Top level module in testbench
这里simulation period中Run simulation until all vector stimuli are used是指全程仿真End simulation at是指指定最大的仿真时间，我们选择第一项
在Test bench and simulation files 中选择添加testbench文件，这里的testbench可以选择Quartus II自动生成的模板(.vt文件)，也可以选择自己编写的testbench（可以是.v文件） 点击add
一路ok下去如果要导入的是Quarrtus II 的testbench模板，按照以下方式进行processing -&start -& Start Test Bench Template Writer 以下就是一个模板，在工程目录下的sumulation ，modelsim文件夹下
// Copyright (C)
Altera Corporation
// Your use of Altera Corporation's design tools, logic functions
// and other software and tools, and its AMPP partner logic
// functions, and any output files from any of the foregoing
// (including device programming or simulation files), and any
// associated documentation or information are expressly subject
// to the terms and conditions of the Altera Program License
// Subscription Agreement, Altera MegaCore Function License
// Agreement, or other applicable license agreement, including,
// without limitation, that your use is for the sole purpose of
// programming logic devices manufactured by Altera and sold by
// Altera or its authorized distributors.&&Please refer to the
// applicable agreement for further details.
// *****************************************************************************
// This file contains a Verilog test bench template that is freely editable to&&
// suit user's needs .Comments are provided in each section to help the user& &
// fill out necessary details.& && && && && && && && && && && && && && && && &&&
// *****************************************************************************
// Generated on &05/25/:44&
& && && && && && && && && && && && && && && && && && && && && && && && && && &&&
// Verilog Test Bench template for design : ask
//
// Simulation tool : ModelSim (Verilog)
//
`timescale 1 ps/ 1 ps
module ask_vlg_tst();
// constants& && && && && && && && && && && && && && &
// general purpose registers
// test vector input registers
reg data_
reg rst_n;
// wires& && && && && && && && && && && && && && && &&&
wire ask_code_
// assign statements (if any)& && && && && && && && &&&
ask i1 (
// port map - connection between master ports and signals/registers& &
& & & & .ask_code_out(ask_code_out),
& & & & .clk(clk),
& & & & .data_in(data_in),
& & & & .rst_n(rst_n)
);
initial& && && && && && && && && && && && && && && && &
begin& && && && && && && && && && && && && && && && &&&
// code that executes only once& && && && && && && && &
// insert code here --& begin& && && && && && && && &&&
& && && && && && && && && && && && && && && && && && &
// --& end& && && && && && && && && && && && && && && &
$display(&Running testbench&);& && && && && && && &&&
end& && && && && && && && && && && && && && && && && &
always& && && && && && && && && && && && && && && && &
// optional sensitivity list& && && && && && && && && &
// @(event1 or event2 or .... eventn)& && && && && && &
begin& && && && && && && && && && && && && && && && &&&
// code executes for every event on sensitivity list& &
// insert code here --& begin& && && && && && && && &&&
& && && && && && && && && && && && && && && && && && &
@& && && && && && && && && && && && && && && &
// --& end& && && && && && && && && && && && && && && &
end& && && && && && && && && && && && && && && && && &
endmodule复制代码
这个是不能进行仿真的，还要对模板写完整，在此不赘述。其余步骤与添加自己编写的testbench相同 第二步：进入菜单栏 Tools -& Run Simulation Tool -& RTL Simulation 之后会自动编译自动添加信号，这时候就可以开始仿真观察波形了
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quartus modelsim联合仿真出现问题，求教......
错误提示如下：
# vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneive_ver -L rtl_work -L work -voptargs=&+acc& tb
# vsim -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneive_ver -L rtl_work -L work -voptargs=\&+acc\& -t 1ps tb
# ** Note: (vsim-3812) Design is being optimized...
# ** Error: Failed to find design unit work.tb.
# Optimization failed
# Error loading design
# Error: Error loading design
#& && &&&Pausing macro execution
# MACRO ./xinhao_run_msim_rtl_verilog.do PAUSED at line 40
/xinhao_run_msim_rtl_verilog.do第40行为：
vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneive_ver -L rtl_work -L work -voptargs=&+acc& tb
testbench 检查过没有错误。
整个编译的信息贴出来看看呢，还是肯定代码里面有错，编译不通过而已
整个编译的信息贴出来看看呢，还是肯定代码里面有错，编译不通过而已
不知道要复制那些，就把modlesim里面的全部复制过来了
# Reading D:/modeltech_6.5/tcl/vsim/pref.tcl
# //&&ModelSim SE 6.5 Jan 22 2009
# //&&Copyright
Mentor Graphics Corporation
# //& && && && &&&All Rights Reserved.
# //&&THIS WORK CONTAINS TRADE SECRET AND
# //&&PROPRIETARY INFORMATION WHICH IS THE PROPERTY
# //&&OF MENTOR GRAPHICS CORPORATION OR ITS LICENSORS
# //&&AND IS SUBJECT TO LICENSE TERMS.
# do xinhao_run_msim_rtl_verilog.do
# if ![file isdirectory verilog_libs] {
# & & & & file mkdir verilog_libs
# vlib verilog_libs/altera_ver
# ** Warning: (vlib-34) Library already exists at &verilog_libs/altera_ver&.
# vmap altera_ver ./verilog_libs/altera_ver
# Copying D:\modeltech_6.5\win32/../modelsim.ini to modelsim.ini
# Modifying modelsim.ini
# ** Warning: Copied D:\modeltech_6.5\win32/../modelsim.ini to modelsim.ini.
#& && && & Updated modelsim.ini.
# vlog -vlog01compat -work altera_ver {d:/altera/11.0/quartus/eda/sim_lib/altera_primitives.v}
# Model Technology ModelSim SE vlog 6.5 Compiler 2009.01 Jan 22 2009
# -- Compiling module global
# -- Compiling module carry
# -- Compiling module cascade
# -- Compiling module carry_sum
# -- Compiling module exp
# -- Compiling module soft
# -- Compiling module opndrn
# -- Compiling module row_global
# -- Compiling module TRI
# -- Compiling module lut_input
# -- Compiling module lut_output
# -- Compiling module latch
# -- Compiling module dlatch
# -- Compiling module prim_gdff
# -- Compiling module dff
# -- Compiling module dffe
# -- Compiling module dffea
# -- Compiling module dffeas
# -- Compiling module prim_gtff
# -- Compiling module tff
# -- Compiling module tffe
# -- Compiling module prim_gjkff
# -- Compiling module jkff
# -- Compiling module jkffe
# -- Compiling module prim_gsrff
# -- Compiling module srff
# -- Compiling module srffe
# -- Compiling module clklock
# -- Compiling module alt_inbuf
# -- Compiling module alt_outbuf
# -- Compiling module alt_outbuf_tri
# -- Compiling module alt_iobuf
# -- Compiling module alt_inbuf_diff
# -- Compiling module alt_outbuf_diff
# -- Compiling module alt_outbuf_tri_diff
# -- Compiling module alt_iobuf_diff
# -- Compiling module alt_bidir_diff
# -- Compiling module alt_bidir_buf
# -- Compiling UDP PRIM_GDFF_LOW
# -- Compiling UDP PRIM_GDFF_HIGH
# Top level modules:
# & & & & global
# & & & & carry
# & & & & cascade
# & & & & carry_sum
# & & & & exp
# & & & & soft
# & & & & opndrn
# & & & & row_global
# & & & & TRI
# & & & & lut_input
# & & & & lut_output
# & & & & latch
# & & & & dlatch
# & & & & dff
# & & & & dffe
# & & & & dffea
# & & & & dffeas
# & & & & tff
# & & & & tffe
# & & & & jkff
# & & & & jkffe
# & & & & srff
# & & & & srffe
# & & & & clklock
# & & & & alt_inbuf
# & & & & alt_outbuf
# & & & & alt_outbuf_tri
# & & & & alt_iobuf
# & & & & alt_inbuf_diff
# & & & & alt_outbuf_diff
# & & & & alt_outbuf_tri_diff
# & & & & alt_iobuf_diff
# & & & & alt_bidir_diff
# & & & & alt_bidir_buf
# vlib verilog_libs/lpm_ver
# ** Warning: (vlib-34) Library already exists at &verilog_libs/lpm_ver&.
# vmap lpm_ver ./verilog_libs/lpm_ver
# Modifying modelsim.ini
# vlog -vlog01compat -work lpm_ver {d:/altera/11.0/quartus/eda/sim_lib/220model.v}
# Model Technology ModelSim SE vlog 6.5 Compiler 2009.01 Jan 22 2009
# -- Compiling module LPM_MEMORY_INITIALIZATION
# -- Compiling module LPM_HINT_EVALUATION
# -- Compiling module LPM_DEVICE_FAMILIES
# -- Compiling module lpm_constant
# -- Compiling module lpm_inv
# -- Compiling module lpm_and
# -- Compiling module lpm_or
# -- Compiling module lpm_xor
# -- Compiling module lpm_bustri
# -- Compiling module lpm_mux
# -- Compiling module lpm_decode
# -- Compiling module lpm_clshift
# -- Compiling module lpm_add_sub
# -- Compiling module lpm_compare
# -- Compiling module lpm_mult
# -- Compiling module lpm_divide
# -- Compiling module lpm_abs
# -- Compiling module lpm_counter
# -- Compiling module lpm_latch
# -- Compiling module lpm_ff
# -- Compiling module lpm_shiftreg
# -- Compiling module lpm_ram_dq
# -- Compiling module lpm_ram_dp
# -- Compiling module lpm_ram_io
# -- Compiling module lpm_rom
# -- Compiling module lpm_fifo
# -- Compiling module lpm_fifo_dc_dffpipe
# -- Compiling module lpm_fifo_dc_fefifo
# -- Compiling module lpm_fifo_dc_async
# -- Compiling module lpm_fifo_dc
# -- Compiling module lpm_inpad
# -- Compiling module lpm_outpad
# -- Compiling module lpm_bipad
# Top level modules:
# & & & & lpm_constant
# & & & & lpm_inv
# & & & & lpm_and
# & & & & lpm_or
# & & & & lpm_xor
# & & & & lpm_bustri
# & & & & lpm_mux
# & & & & lpm_decode
# & & & & lpm_clshift
# & & & & lpm_add_sub
# & & & & lpm_compare
# & & & & lpm_mult
# & & & & lpm_divide
# & & & & lpm_abs
# & & & & lpm_counter
# & & & & lpm_latch
# & & & & lpm_ff
# & & & & lpm_shiftreg
# & & & & lpm_ram_dq
# & & & & lpm_ram_dp
# & & & & lpm_ram_io
# & & & & lpm_rom
# & & & & lpm_fifo
# & & & & lpm_fifo_dc
# & & & & lpm_inpad
# & & & & lpm_outpad
# & & & & lpm_bipad
# vlib verilog_libs/sgate_ver
# ** Warning: (vlib-34) Library already exists at &verilog_libs/sgate_ver&.
# vmap sgate_ver ./verilog_libs/sgate_ver
# Modifying modelsim.ini
# vlog -vlog01compat -work sgate_ver {d:/altera/11.0/quartus/eda/sim_lib/sgate.v}
# Model Technology ModelSim SE vlog 6.5 Compiler 2009.01 Jan 22 2009
# -- Compiling module oper_add
# -- Compiling module oper_addsub
# -- Compiling module mux21
# -- Compiling module io_buf_tri
# -- Compiling module io_buf_opdrn
# -- Compiling module oper_mult
# -- Compiling module tri_bus
# -- Compiling module oper_div
# -- Compiling module oper_mod
# -- Compiling module oper_left_shift
# -- Compiling module oper_right_shift
# -- Compiling module oper_rotate_left
# -- Compiling module oper_rotate_right
# -- Compiling module oper_less_than
# -- Compiling module oper_mux
# -- Compiling module oper_selector
# -- Compiling module oper_decoder
# -- Compiling module oper_bus_mux
# -- Compiling module oper_latch
# Top level modules:
# & & & & oper_add
# & & & & oper_addsub
# & & & & mux21
# & & & & io_buf_tri
# & & & & io_buf_opdrn
# & & & & oper_mult
# & & & & tri_bus
# & & & & oper_div
# & & & & oper_mod
# & & & & oper_left_shift
# & & & & oper_right_shift
# & & & & oper_rotate_left
# & & & & oper_rotate_right
# & & & & oper_less_than
# & & & & oper_mux
# & & & & oper_selector
# & & & & oper_decoder
# & & & & oper_bus_mux
# & & & & oper_latch
# vlib verilog_libs/altera_mf_ver
# ** Warning: (vlib-34) Library already exists at &verilog_libs/altera_mf_ver&.
# vmap altera_mf_ver ./verilog_libs/altera_mf_ver
# Modifying modelsim.ini
# vlog -vlog01compat -work altera_mf_ver {d:/altera/11.0/quartus/eda/sim_lib/altera_mf.v}
# Model Technology ModelSim SE vlog 6.5 Compiler 2009.01 Jan 22 2009
# -- Compiling module lcell
# -- Compiling module ALTERA_MF_MEMORY_INITIALIZATION
# -- Compiling module ALTERA_MF_HINT_EVALUATION
# -- Compiling module ALTERA_DEVICE_FAMILIES
# -- Compiling module dffp
# -- Compiling module pll_iobuf
# -- Compiling module stx_m_cntr
# -- Compiling module stx_n_cntr
# -- Compiling module stx_scale_cntr
# -- Compiling module MF_pll_reg
# -- Compiling module MF_stratix_pll
# -- Compiling module arm_m_cntr
# -- Compiling module arm_n_cntr
# -- Compiling module arm_scale_cntr
# -- Compiling module MF_stratixii_pll
# -- Compiling module ttn_m_cntr
# -- Compiling module ttn_n_cntr
# -- Compiling module ttn_scale_cntr
# -- Compiling module MF_stratixiii_pll
# -- Compiling module cda_m_cntr
# -- Compiling module cda_n_cntr
# -- Compiling module cda_scale_cntr
# -- Compiling module MF_cycloneiii_pll
# -- Compiling module MF_cycloneiiigl_m_cntr
# -- Compiling module MF_cycloneiiigl_n_cntr
# -- Compiling module MF_cycloneiiigl_scale_cntr
# -- Compiling module cycloneiiigl_post_divider
# -- Compiling module MF_cycloneiiigl_pll
# -- Compiling module altpll
# -- Compiling module altlvds_rx
# -- Compiling module stratix_lvds_rx
# -- Compiling module stratixgx_dpa_lvds_rx
# -- Compiling module stratixii_lvds_rx
# -- Compiling module flexible_lvds_rx
# -- Compiling module stratixiii_lvds_rx
# -- Compiling module stratixiii_lvds_rx_channel
# -- Compiling module stratixiii_lvds_rx_dpa
# -- Compiling module altlvds_tx
# -- Compiling module stratix_tx_outclk
# -- Compiling module stratixii_tx_outclk
# -- Compiling module flexible_lvds_tx
# -- Compiling module dcfifo_dffpipe
# -- Compiling module dcfifo_fefifo
# -- Compiling module dcfifo_async
# -- Compiling module dcfifo_sync
# -- Compiling module dcfifo_low_latency
# -- Compiling module dcfifo_mixed_widths
# -- Compiling module dcfifo
# -- Compiling module altaccumulate
# -- Compiling module altmult_accum
# -- Compiling module altmult_add
# -- Compiling module altfp_mult
# -- Compiling module altsqrt
# -- Compiling module altclklock
# -- Compiling module altddio_in
# -- Compiling module altddio_out
# -- Compiling module altddio_bidir
# -- Compiling module altdpram
# -- Compiling module altsyncram
# -- Compiling module alt3pram
# -- Compiling module parallel_add
# -- Compiling module scfifo
# -- Compiling module altshift_taps
# -- Compiling module a_graycounter
# -- Compiling module altsquare
# -- Compiling module altera_std_synchronizer
# -- Compiling module altera_std_synchronizer_bundle
# -- Compiling module alt_cal
# -- Compiling module alt_cal_mm
# -- Compiling module alt_cal_c3gxb
# -- Compiling module alt_cal_sv
# -- Compiling module alt_aeq_s4
# -- Compiling module alt_eyemon
# -- Compiling module alt_dfe
# -- Compiling module signal_gen
# -- Compiling module jtag_tap_controller
# -- Compiling module dummy_hub
# -- Compiling module sld_virtual_jtag
# -- Compiling module sld_signaltap
# -- Compiling module altstratixii_oct
# -- Compiling module altparallel_flash_loader
# -- Compiling module altserial_flash_loader
# -- Compiling module sld_virtual_jtag_basic
# -- Compiling module altsource_probe
# Top level modules:
# & & & & lcell
# & & & & altpll
# & & & & altlvds_rx
# & & & & altlvds_tx
# & & & & dcfifo
# & & & & altaccumulate
# & & & & altmult_accum
# & & & & altmult_add
# & & & & altfp_mult
# & & & & altsqrt
# & & & & altclklock
# & & & & altddio_bidir
# & & & & altdpram
# & & & & alt3pram
# & & & & parallel_add
# & & & & scfifo
# & & & & altshift_taps
# & & & & a_graycounter
# & & & & altsquare
# & & & & altera_std_synchronizer_bundle
# & & & & alt_cal
# & & & & alt_cal_mm
# & & & & alt_cal_c3gxb
# & & & & alt_cal_sv
# & & & & alt_aeq_s4
# & & & & alt_eyemon
# & & & & alt_dfe
# & & & & sld_virtual_jtag
# & & & & sld_signaltap
# & & & & altstratixii_oct
# & & & & altparallel_flash_loader
# & & & & altserial_flash_loader
# & & & & sld_virtual_jtag_basic
# & & & & altsource_probe
# vlib verilog_libs/altera_lnsim_ver
# ** Warning: (vlib-34) Library already exists at &verilog_libs/altera_lnsim_ver&.
# vmap altera_lnsim_ver ./verilog_libs/altera_lnsim_ver
# Modifying modelsim.ini
# vlog -sv -work altera_lnsim_ver {d:/altera/11.0/quartus/eda/sim_lib/altera_lnsim.sv}
# Model Technology ModelSim SE vlog 6.5 Compiler 2009.01 Jan 22 2009
# -- Compiling module altera_pll
# -- Compiling package altera_lnsim_functions
# -- Compiling module generic_pll
# -- Importing package altera_lnsim_functions
# -- Compiling module generic_cdr
# -- Compiling module common_28nm_ram_pulse_generator
# -- Compiling module common_28nm_ram_register
# -- Compiling module common_28nm_ram_block
# -- Compiling module generic_m20k
# -- Compiling module generic_m10k
# -- Compiling module common_28nm_mlab_cell_pulse_generator
# -- Compiling module common_28nm_mlab_cell
# -- Compiling module generic_mlab_cell
# -- Compiling module generic_mux
# -- Compiling module generic_device_pll
# -- Compiling module altera_mult_add
# -- Compiling module ama_signed_extension_function
# -- Compiling module ama_dynamic_signed_function
# -- Compiling module ama_register_function
# -- Compiling module ama_register_with_ext_function
# -- Compiling module ama_data_split_reg_ext_function
# -- Compiling module ama_coef_reg_ext_function
# -- Compiling module ama_adder_function
# -- Compiling module ama_multiplier_function
# -- Compiling module ama_preadder_function
# -- Compiling module ama_accumulator_function
# -- Compiling module ama_systolic_adder_function
# -- Compiling module ama_scanchain
# Top level modules:
# & & & & altera_pll
# & & & & generic_cdr
# & & & & generic_m20k
# & & & & generic_m10k
# & & & & generic_mlab_cell
# & & & & generic_mux
# & & & & generic_device_pll
# & & & & altera_mult_add
# vlib verilog_libs/cycloneive_ver
# ** Warning: (vlib-34) Library already exists at &verilog_libs/cycloneive_ver&.
# vmap cycloneive_ver ./verilog_libs/cycloneive_ver
# Modifying modelsim.ini
# vlog -vlog01compat -work cycloneive_ver {d:/altera/11.0/quartus/eda/sim_lib/cycloneive_atoms.v}
# Model Technology ModelSim SE vlog 6.5 Compiler 2009.01 Jan 22 2009
# -- Compiling UDP CYCLONEIVE_PRIM_DFFE
# -- Compiling UDP CYCLONEIVE_PRIM_DFFEAS
# -- Compiling UDP CYCLONEIVE_PRIM_DFFEAS_HIGH
# -- Compiling module cycloneive_dffe
# -- Compiling module cycloneive_mux21
# -- Compiling module cycloneive_mux41
# -- Compiling module cycloneive_and1
# -- Compiling module cycloneive_and16
# -- Compiling module cycloneive_bmux21
# -- Compiling module cycloneive_b17mux21
# -- Compiling module cycloneive_nmux21
# -- Compiling module cycloneive_b5mux21
# -- Compiling module cycloneive_latch
# -- Compiling module cycloneive_routing_wire
# -- Compiling module cycloneive_m_cntr
# -- Compiling module cycloneive_n_cntr
# -- Compiling module cycloneive_scale_cntr
# -- Compiling module cycloneive_pll_reg
# -- Compiling module cycloneive_pll
# -- Compiling module cycloneive_lcell_comb
# -- Compiling module cycloneive_ff
# -- Compiling module cycloneive_ram_pulse_generator
# -- Compiling module cycloneive_ram_register
# -- Compiling module cycloneive_ram_block
# -- Compiling module cycloneive_mac_data_reg
# -- Compiling module cycloneive_mac_sign_reg
# -- Compiling module cycloneive_mac_mult_internal
# -- Compiling module cycloneive_mac_mult
# -- Compiling module cycloneive_mac_out
# -- Compiling module cycloneive_io_ibuf
# -- Compiling module cycloneive_io_obuf
# -- Compiling module cycloneive_ddio_out
# -- Compiling module cycloneive_ddio_oe
# -- Compiling module cycloneive_pseudo_diff_out
# -- Compiling module cycloneive_io_pad
# -- Compiling module cycloneive_ena_reg
# -- Compiling module cycloneive_clkctrl
# -- Compiling module cycloneive_rublock
# -- Compiling module cycloneive_apfcontroller
# -- Compiling module cycloneive_termination_ctrl
# -- Compiling module cycloneive_termination_rupdn
# -- Compiling module cycloneive_termination
# -- Compiling module cycloneive_jtag
# -- Compiling module cycloneive_crcblock
# -- Compiling module cycloneive_oscillator
# Top level modules:
# & & & & cycloneive_dffe
# & & & & cycloneive_and1
# & & & & cycloneive_and16
# & & & & cycloneive_bmux21
# & & & & cycloneive_b17mux21
# & & & & cycloneive_nmux21
# & & & & cycloneive_b5mux21
# & & & & cycloneive_routing_wire
# & & & & cycloneive_pll_reg
# & & & & cycloneive_pll
# & & & & cycloneive_lcell_comb
# & & & & cycloneive_ff
# & & & & cycloneive_ram_block
# & & & & cycloneive_mac_mult
# & & & & cycloneive_mac_out
# & & & & cycloneive_io_ibuf
# & & & & cycloneive_io_obuf
# & & & & cycloneive_ddio_out
# & & & & cycloneive_ddio_oe
# & & & & cycloneive_pseudo_diff_out
# & & & & cycloneive_io_pad
# & & & & cycloneive_clkctrl
# & & & & cycloneive_rublock
# & & & & cycloneive_apfcontroller
# & & & & cycloneive_termination
# & & & & cycloneive_jtag
# & & & & cycloneive_crcblock
# & & & & cycloneive_oscillator
# if {[file exists rtl_work]} {
# & & & & vdel -lib rtl_work -all
# vlib rtl_work
# vmap work rtl_work
# Modifying modelsim.ini
# vlog -vlog01compat -work work +incdir+D:/yaoqiuboxing/source {D:/yaoqiuboxing/source/top.v}
# Model Technology ModelSim SE vlog 6.5 Compiler 2009.01 Jan 22 2009
# -- Compiling module xinhao
# Top level modules:
# & & & & xinhao
# vlog -vlog01compat -work work +incdir+D:/yaoqiuboxing/source {D:/yaoqiuboxing/source/boxing.v}
# Model Technology ModelSim SE vlog 6.5 Compiler 2009.01 Jan 22 2009
# -- Compiling module boxing
# Top level modules:
# & & & & boxing
# vlog -vlog01compat -work work +incdir+D:/yaoqiuboxing/source {D:/yaoqiuboxing/source/beipin_100MHZ.v}
# Model Technology ModelSim SE vlog 6.5 Compiler 2009.01 Jan 22 2009
# -- Compiling module beipin_100MHZ
# Top level modules:
# & & & & beipin_100MHZ
# vlog -vlog01compat -work work +incdir+D:/yaoqiuboxing/db {D:/yaoqiuboxing/db/beipin_100mhz_altpll.v}
# Model Technology ModelSim SE vlog 6.5 Compiler 2009.01 Jan 22 2009
# -- Compiling module beipin_100MHZ_altpll
# Top level modules:
# & & & & beipin_100MHZ_altpll
# vlog -vlog01compat -work work +incdir+D:/yaoqiuboxing/simulation/modelsim {D:/yaoqiuboxing/simulation/modelsim/xinhao.vt}
# Model Technology ModelSim SE vlog 6.5 Compiler 2009.01 Jan 22 2009
# -- Compiling module xinhao_vlg_tst
# Top level modules:
# & & & & xinhao_vlg_tst
# vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneive_ver -L rtl_work -L work -voptargs=&+acc& tb
# vsim -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneive_ver -L rtl_work -L work -voptargs=\&+acc\& -t 1ps tb
# ** Note: (vsim-3812) Design is being optimized...
# ** Error: Failed to find design unit work.tb.
# Optimization failed
# Error loading design
# Error: Error loading design
#& && &&&Pausing macro execution
# MACRO ./xinhao_run_msim_rtl_verilog.do PAUSED at line 43
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错误描述十分十分十分清楚：
# ** Error: Failed to find design unit work.tb
LZ的顶层模块是xinhao_vlg_tst还是tb？没弄清楚改动会产生什么影响的时候千万不要随意改代码！
# Top level modules:
#& && && &xinhao_vlg_tst
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