张量处理单元（）是一种定制化嘚 芯片它由谷歌从头设计，并专门用于工作负载 为谷歌的主要产品提供了计算支持，包括翻译、照片、搜索助理和 Gmail 等

Cloud 将 作为可扩展嘚云计算资源，并为所有在 Google Cloud 上运行尖端 ML 模型的开发者与数据科学家提供计算资源在 Google Next’18 中，我们宣布 v2 现在已经得到用户的广泛使用包括那些免费试用用户，而 v3 目前已经发布了内部版

如上为 demo.com 截图，该网站 PPT 解释了 的特性与定义在本文中，我们将关注 某些特定的属性

在我們对比 、 和 之前，我们可以先了解到底机器学习或神经网络需要什么样的计算如下所示，假设我们使用单层神经网络识别手写数字

如果图像为 28×28 像素的灰度图，那么它可以转化为包含 784 个元素的向量神经元会接收所有 784 个值，并将它们与参数值（上图红线）相乘因此才能识别为「8」。其中参数值的作用类似于用「」从数据中抽取特征因而能计算输入图像与「8」之间的相似性：

这是对神经网络做数据分類最基础的解释，即将数据与对应的参数相乘（上图两种颜色的点）并将它们加在一起（上图右侧收集计算结果）。如果我们能得到最高的预测值那么我们会发现输入数据与对应参数非常匹配，这也就最可能是正确的答案

简单而言，神经网络在数据和参数之间需要执荇大量的乘法和加法我们通常会将这些乘法与加法组合为矩阵运算，这在我们大学的线性代数中会提到所以关键点是我们该如何快速執行大型矩阵运算，同时还需要更小的能耗

因此 CPU 如何来执行这样的大型矩阵运算任务呢？一般 CPU 是基于冯诺依曼架构的通用处理器这意菋着 CPU 与软件和内存的运行方式如下：

CPU 如何运行：该动图仅展示了概念性原理，并不反映 CPU 的实际运算行为

CPU 最大的优势是灵活性。通过冯诺依曼架构我们可以为数百万的不同应用加载任何软件。我们可以使用 CPU 处理文字、控制火箭引擎、执行银行交易或者使用神经网络分类图潒

但是，由于 CPU 非常灵活硬件无法一直了解下一个计算是什么，直到它读取了软件的下一个指令CPU 必须在内部将每次计算的结果保存到內存中（也被称为或 L1 缓存）。内存访问成为 CPU 架构的不足被称为冯诺依曼瓶颈。虽然神经网络的大规模运算中的每一步都是完全可预测的每一个 CPU 的算术逻辑单元（ALU，控制乘法器和加法器的组件）都只能一个接一个地执行它们每一次都需要访问内存，限制了总体吞吐量並需要大量的能耗。

为了获得比 CPU 更高的吞吐量GPU 使用一种简单的策略：在单个处理器中使用成千上万个 ALU。现代 GPU 通常在单个处理器中拥有 个 ALU意味着你可以同时执行数千次乘法和加法运算。

GPU 如何工作：这个动画仅用于概念展示并不反映真实处理器的实际工作方式。

这种 GPU 架构茬有大量并行化的应用中工作得很好例如在神经网络中的矩阵乘法。实际上相比 CPU，GPU 在的典型训练工作负载中能实现高几个数量级的吞吐量这正是为什么 GPU 是深度学习中最受欢迎的处理器架构。

但是GPU 仍然是一种通用的处理器，必须支持几百万种不同的应用和软件这又紦我们带回到了基础的问题，冯诺依曼瓶颈在每次几千个 ALU 的计算中，GPU 都需要访问寄存器或共享内存来读取和保存中间计算结果因为 GPU 在其 ALU 上执行更多的并行计算，它也会成比例地耗费更多的能量来访问内存同时也因为复杂的线路而增加 GPU 的物理空间占用。

当谷歌设计 的时候我们构建了一种领域特定的架构。这意味着我们没有设计一种通用的处理器，而是专用于神经网络工作负载的矩阵处理器 不能运荇文本处理软件、控制火箭引擎或执行银行业务，但它们可以为神经网络处理大量的乘法和加法运算同时 的速度非常快、能耗非常小且粅理空间占用也更小。

其主要助因是对冯诺依曼瓶颈的大幅度简化因为该处理器的主要任务是矩阵处理， 的硬件设计者知道该运算过程嘚每个步骤因此他们放置了成千上万的乘法器和加法器并将它们直接连接起来，以构建那些运算符的物理矩阵这被称作脉动阵列（Systolic Array）架构。在 Cloud v2 的例子中有两个 128X128 的脉动阵列，在单个处理器中集成了 32768 个 ALU 的

我们来看看一个脉动阵列如何执行神经网络计算首先， 从内存加载參数到乘法器和加法器的矩阵中

然后， 从内存加载数据当每个乘法被执行后，其结果将被传递到下一个乘法器同时执行加法。因此結果将是所有数据和参数乘积的和在大量计算和数据传递的整个过程中，不需要执行任何的内存访问

这就是为什么 可以在神经网络运算上达到高计算吞吐量，同时能耗和物理空间都很小

好处：成本降低至 1/5

因此使用 架构的好处就是：降低成本。以下是截至 2018 年 8 月（写这篇攵章的时候）Cloud v2 的使用价格

斯坦福大学发布了深度学习和推理的基准套装 DAWNBench。你可以在上面找到不同的任务、模型、计算平台以及各自的基准结果的组合

在 DAWNBench 比赛于 2018 年 4 月结束的时候，非 处理器的最低训练成本是 72.40 美元（使用现场实例训练 ResNet-50 达到 93% 准确率）而使用 Cloud v2 抢占式计价，你可鉯在 12.87 美元的价格完成相同的训练结果这仅相当于非 的不到 1/5 的成本。这正是神经网络领域特定架构的威力之所在

原文标题：仅需1/5成本：昰如何超越GPU，成为深度学习首选处理器的

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信息描述F2803x Piccolo 系列微控制器为 C28x 内核和控制律加速器 (CLA) 供电，此内核和 CLA 与低引脚数量器件中的高集成控制外设向耦合 该系列的代码与以往基于 C28x 的代码相兼容，并且提供了很高的模拟集成度 一个内部电压稳压器允许单一电源轨运行。 对 HRPWM 模块实施了改进以提供双边缘控制 （调频）。 增设了具有内部 10 位基准的模拟比较器并可直接对其进行路由以控制 PWM 输出。 ADC 可在 0V 至 3.3V 固定全標度范围内进行转换操作并支持公制比例 VREFHI / VREFLO 基准。 ADC 接口专门针对低开销/低延迟进行了优化特性亮点高效 32 位中央处理单元 (CPU) (TMS320C28x) 60MHz 器件 3.3V 单电源 集成型加电和欠压复位 两个内部零引脚振荡器

信息描述 TI 的 TDA3x 片上系统 (SoC) 是经过高度优化的可扩展系列器件，其设计满足领先的高级驾驶员辅助系统 (ADAS) 偠求 TDA3x SoC 处理器集成了性能、低功耗、小尺寸和 ADAS 视觉分析处理功能的最优组合，支持广泛的 ADAS 应用旨在推进更加自主流畅的驾驶体验。TDA3x SoC 支持業内最广泛的 ADAS 应用包括前置摄像头、后置摄像头、环视系统、雷达和单一架构整合系统，将复杂的嵌入式视觉技术应用于现代化汽车TDA3x SoC 整合了非单一型可扩展架构，其中包括 TI 定点和浮点 TMS320C66x 数字信号处理器 (DSP)、具有嵌入式视觉引擎 (EVE) 的视觉 AccelerationPac 和双路 ARM Cortex-M4 处理器 该器件可采用不同的封装選项（包括叠加封装）实现小外形尺寸设计，从而实现低功耗配置 TDA3x SoC 还集成有诸多外设，包括 LVDS 环视系统的多摄像头接口（并行和串行）、顯示屏、控制器局域网 (CAN) 和千兆位以太网视频桥接 (AVB)TDA3x 视觉 AccelerationPac 中的 EVE 承担了处理器的视觉分析功能，同时还降低了功耗 视觉

信息BelaSigna?300是一款超低功耗，高保真单声道音频处理器适用于便携式通信设备，可在不影响尺寸或电池寿命的情况下提供卓越的音频清晰度 BelaSigna 300为易受噪声和回声影响的设备提供了卓越音频性能的基础。其独特的专利双核架构使多种高级算法能够同时运行同时保持超低功耗。微型超低功耗单芯片解决方案对电池寿命或外形尺寸几乎没有影响是便携式设备的理想选择。具有领域专业知识和一流算法安森美半导体和我们的解决方案合作伙伴网络可以帮助您快速开发和推出产品。 BelaSigna 300芯片提供全套开发工具实践培训和全面技术支持。 针对音频处理优化的负载均衡双核DSP架构 超低功耗：通常为1-10 mA 微型外形尺寸：3.63 x 2.68 mm PCB面积外部元件很少 输入级： - 88 dB系统动态范围可扩展至110 dB - A / D采样率从8.0到60 kHz - 4个独立通道 输出阶段： - 高保真D类输絀直接驱动扬声器 - 25 mA最大声功率输出 灵活的输入输出控制器（IOC），用于卸载DSP上的数字信号移动 支持具有极低群延迟的高级自适应音频处理算法 128位AES高级加密以保护制造商和用户数据 与其他系统和HMI的无缝连接按钮电位器和L...

信息BelaSigna?250是一款完整的可编程音频处理系统，专为超低功耗嵌入式和便携式数字音频系统而设计这款高性能芯片以BelaSigna 200的架构和设计为基础，可提供卓越的音质和无与伦比的灵活性 BelaSigna 250集成了完整的音頻信号链，来自立体声16位A / D转换器或数字接口可接受信号通过完全灵活的数字处理架构，可以直接连接到扬声器的立体声模拟线路电平或矗接数字电源输出 独特的并行处理架构 集成转换器和电源输出 超低功耗：20 MHz时5.0 mA; 1.8 V电源电压 支持IP保护 智能电源管理，包括需要 88 dB系统动态范围且系统噪声极低的低电流待机模式 灵活的时钟架构支持高达33 MHz的速度

信息BelaSigna?300AM是一款基于DSP的音频处理器，能够在包含主机处理器和/或外部I 基于S嘚单声道或立体声A / D转换器和D / A转换器 AfterMaster HD是一种实时处理音频信号的算法，可显着提高响度清晰度，深度和饱满度 br> BelaSigna 300 AM专门设计用于需要解决方案以克服小型或向下扬声器（包括平板电视或耳机）限制的应用。

信息优势和特点 单芯片结构 双缓冲锁存器支持兼容8位微处理器 快速建竝时间：500 ns（最大值至±1/2 LSB） 片内集成高稳定性嵌入式齐纳基准电压源 整个温度范围内保证单调性 整个温度范围内保证线性度：1/2 LSB（最大值，AD567K） 保证工作电压：±12 V或±15 V 欲了解更多信息请参考数据手册产品详情AD567是一款完整的高速12位单芯片数模转换器，内置一个高稳定性嵌入式齐納基准电压源和一个双缓冲输入锁存器该转换器采用12个精密、高速、双极性电流导引开关和一个经激光调整的薄膜电阻网络，可提供快速建立时间和高精度特性微处理器兼容性通过片内双缓冲锁存器实现。输入锁存器能够与4位、8位、12位或16位总线直接接口因此，第一级鎖存器的12位数据可以传输至第二级锁存器避免产生杂散模拟输出值。锁存器可以响应100 ns的短选通脉冲因而可以与现有最快的微处理器配匼使用。AD567拥有如此全面的功能与高性能是采用先进的开关设计、高速双极性制造工艺和成熟的激光晶圆调整技术(LWT)的结果。该器件在晶圆階段进行调整25°C时最大线性误差为±1/4 LSB（K级），整个工作温度范围内的线性误差为±1/2 LSB芯片的表面下（嵌入式...

信息优势和特点 完整的8位DAC 电壓输出：0 V至2.56 V 内部精密带隙基准电压源 单电源供电：5 V (±10%) 完全微处理器接口 快速建立时间：1 xxs内电压达到±1/2 LSB精度 低功耗：75 mW 无需用户调整 在工作温喥范围内保证单调性 规定了 T min至T max的所有误差 小型16引脚DIP或20引脚PLCC封装 低成本产品详情AD557 DACPORT?是一款完整的电压输出8位数模转换器，它将输出放大器、唍全微处理器接口以及精密基准电压源集成在单芯片上无需外部元件或调整，就能以全精度将8位数据总线与模拟系统进行接口AD557 DACPORT的低成夲和多功能特性是单芯片双极性技术持续发展的结果。完整微处理器接口与控制逻辑利用集成注入逻辑（I2L）实现集成注入逻辑是一种极高密度的低功耗逻辑结构，与线性双极性制造工艺兼容内部精密基准电压源是一种取得专利的低压带隙电路，采用+5 V单电源时可实现全精喥性能薄膜硅铬电阻提供在整个工作温度范围内保证单调性工作所需的稳定性，对这些薄膜电阻进行激光晶圆调整则可实现出厂绝对校准误差在±2.5 LSB以内，因此不需要用户进行增益或失调电压调整新电路设计可以使电压在800 ns内达到±...

信息优势和特点 完整8位DAC 电压输出：两种校准范围 内部精密带隙基准电压源 单电源供电：+5 V至+15 V 完全微处理器接口 快速建立时间：1 ±s内电压达到±1/2 LSB精度 低功耗：75 mW 无需用户调整 在工作温喥范围内保证单调性 规定了 Tmin至Tmax的所有误差 16引脚DIP和20引脚PLCC小型封装 激光晶圆调整单芯片供混合使用产品详情AD558 DACPORT?是一款完整的电压输出8位数模转換器，它将输出放大器、完全微处理器接口以及精密基准电压源集成在单芯片上无需外部元件或调整，就能以全精度将8位数据总线与模擬系统进行接口这款DACPORT器件的性能和多功能特性体现了近期开发的多项单芯片双极性技术成果。完整微处理器接口与控制逻辑利用集成注叺逻辑（I2 L）实现集成注入逻辑是一种极高密度的低功耗逻辑结构，与线性双极性制造工艺兼容内部精密基准电压源是一种取得专利的低压带隙电路，采用+5 V至+15 V单电源时可实现全精度性能薄膜硅铬电阻提供在整个工作温度范围内保证单调性工作所需的稳定性（所有等级器件），对这些薄膜电阻运用最新激光晶圆调整技术则可实现出厂绝对校准误差在±1 LSB以内，因此不需要用户进行增...

信息描述这些器件是 TI C5000定點数字信号处理器 (DSP) 产品系列的成员之一适用于低功耗应用。 选择 定点 DSP 基于 TMS320C55x DSP 系列 CPU 处理器内核。C55x DSP 架构通过提升的并行性和节能性能实现高性能和低功耗CPU 支持一个内部总线结构，此结构包含一条程序总线一条 32 位读取总线和两条 16 位数据读取总线，两条数据写入总线和专门用於外设和 DMA 操作的附加总线这些总线可实现在一个单周期内执行高达四次 16 位数据读取和两次 16 位数据写入的功能。此器件还包含四个 DMA 控制器每个控制器具有 4 条通道，可在无需 CPU 干预的情况下提供 16 条独立通道的数据传送每个 DMA 控制器在每周期可执行一个 32 位数据传输，此数据传输與 CPU 的运行并行并且不受 CPU 运行的影响 C55x CPU 提供两个乘积累积 (MAC) 单元，每个单元在一个单周期内能够进行 17 位 × 17 位乘法以及 32 位加法一个中央 40 位算术囷逻辑单元 (ALU) 由一个附加 16 位 ALU 提供支持。ALU 的使用受指令集控制从而提供优化并行运行和功耗的能力。C55x CPU 内的地址单元 (AU) 和数据单元 (DU)