quartus iiers ii中为什么没有我使用的芯片

来源：蜘蛛抓取(WebSpider) 时间：2014-12-13 06:57 标签： quartus ii
quarters2安装需要下载那些东西，如何让破解？我是win7系统？谢谢！_百度知道
quarters2安装需要下载那些东西，如何让破解？我是win7系统？谢谢！
我有更好的答案
win7 32还是64？
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出门在外也不愁我的系统是win7的，quartusII9.0 破解完之后，编译时老是出错说证书不支持芯片，为什么会这样子，求高手解_百度知道
我的系统是win7的，quartusII9.0 破解完之后，编译时老是出错说证书不支持芯片，为什么会这样子，求高手解
解的步骤没错！，因为我在装xp系统的电脑上破解都能用。。。！。！.com谢谢，可以发给我一下吗。！！！谁有能在win7上能用的QuartusII和破解包的话。请各位指点一下。。。？@qq
提问者采纳
估计不是win7 的问题，而是没有破解好的原因，自己看看破解的视频
提问者评价
谢了。。。
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其他2条回答
帮你顶一下！
请问你的问题解决了吗？现在我在XP上安装的也出现这问题，如有解决方案请您告诉我，非常感谢！
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出门在外也不愁求各位大大 我用QUARTERS II 编的 VERILOG 不知道错误出在哪里啊 求高手指点！！！_百度知道
求各位大大 我用QUARTERS II 编的 VERILOG 不知道错误出在哪里啊 求高手指点！！！
output[4;output[4;always@(posedge clk or negedge clr or posedge )begin if(,qb)
else if(qb==9) begin qb=0;end
else qb=qb+1,db:1]qa!clr) { else begin
if{qa,qa=qa+1;qa[0]; else if (ld) {qa:1]qb:1]da:1]qb,h59
assign c=&{qa[2];qb[3],qb}={input[4,qb}=0module counter60(input[4;output c,reg[4;reg[4;qb[0]},da,qa:1]db,qb}==8&#39,clr,ld,qb}=0:1]qa,db},en
这程序错误太多了，建议你读一下夏宇闻写的《Verilog数字系统设计教程（第二版）》，一本很不错的Verilog语法书，没法改。你想实现什么功能或许我可以帮你
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都是一些基本的语法错误：
1、module counter60(clk,clr,ld,en,da,db,qa,qb)后必须有分号同时必须包含所有输入输出口的端口名称；所以应该改为“counter60(clk,clr,ld,en,da,db,qa,qb,c);”
2、input[4:1]
input[4:1]
output[4:1]
output[4:1]
这样的4位输入或输出端口最好定义为[3:0];如果你想定义为[4:1],那下面就不应该出现qa[0]、qb[0]等
3、always@(posedge clk or negedge clr or posedge )
posedge必须指明是什么的posedge。
if(en)==1 应该改为：if(en==1)；同理if{qa,qb}==8'h59应该改为：if({qa,qb}==8'h59)
5、这样语法就没有错误了，至于能不能实现你的目的，就要看看你的要求是什么了！
以下为修改后的程序，仅供参考：
module counter60(clk,clr,ld,en,da,db,qa,qb...
1、module那行最后加分号
我就看了几行 发现你第一行都没有把呕output的c写进去
verilog的相关知识
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Quarters II
9.1 内部错误！！
各位前辈帮帮忙，看看这个问题怎么解决！
急急急急急急！
Internal Error: Sub-system: CDB_SGATE, File: /quartus/db/cdb_sgate/cdb_sgate_wys_connectivity_ygr.cpp, Line: 2262
Stack Trace:
& &0x103862: CDB_SGATE_WYS_CONNECTIVITY_LEGALITY::check_wys_param + 0xd6c2 (db_cdb_sgate)
Quartus II Version 9.1 Build 222 10/21/2009 SJ Full Version
(29.81 KB, 下载次数: 0)
13:02 上传
一样的错误，百度也没结果，你后来解决了么。。
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