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CMOS数字集成电路：分析与设计（第4版 英文版）
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iframe(src='///ns.html?id=GTM-T947SH', height='0', width='0', style='display: visibility:')低功耗动态三值CMOS D触发器设计--《浙江大学学报(理学版)》2007年03期
低功耗动态三值CMOS D触发器设计
【摘要】：低功耗设计在当前超大规模集成电路中越来越重要.本文以一种没有直流功耗,具有完全电压摆幅的低功耗动态CMOS三值反相器作为基础,结合简单三值差分逻辑(STDL)的结构,设计了一种低功耗动态三值CMOS D触发器.该触发器能很好地实现动态D触发器的逻辑功能,并且具有结构简单、芯片面积小、时钟简单等优点.Pspice模拟表明所设计的触发器还具有速度快、功耗低的优点,它比二值动态TSPCL D触发器节省近35%的能耗.
【作者单位】：
【关键词】：
【分类号】：TN432【正文快照】：
近年来,低功耗已经成为限制VLSI电路设计的关键因素之一,它的重要性主要体现在两个方面:第一,随着VLSI集成度的提高和工艺的改进,其密度和复杂性增加.如果不能很好地控制功耗,芯片产生的热量会导致功能下降及产生稳定性问题甚至错误行为,同时增加封装和散热的成本;第二,巨大
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【共引文献】
中国硕士学位论文全文数据库
胡晓慧;[D];浙江大学;2006年
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胡晓慧;沈继忠;周威;;[J];浙江大学学报(理学版);2007年03期
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京公网安备74号浅谈CMOS集成电路低功耗设计69-第2页
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浅谈CMOS集成电路低功耗设计69-2
路中，存在相当一部分问题；4.2短路电流功耗优化方法；我们总能够设法通过调整晶体管的尺寸,以确保各级的；器件工艺尺寸的不断减小对功耗的降低和电路速度的提；式中,W为宽度,L为长度,tox为氧化层厚度,Ε；但是,金属互连线的厚度几乎没有随着工艺尺寸缩小而；随着器件工艺尺寸的减小,降低了电路的电源电压,前；4.3静态功耗电路优化；从理论角度来讲，在电路稳定状态下
路中，存在相当一部分问题。然而，在保证性能和面积的前提下，尽最大可能地降低功耗是集成伪跳变，伪跳变对电路工作没有任何作用，反而因其占据了一定的开关活动性，使得电路系统功能白白损失。另外，伪跳变可以向下一级电路传播，传播经过的系统单位越多，造成的功耗便越多。因此，在降低开关活动性跳变率的同时，可以采取缩短传播长度，消除伪跳变。 4.2 短路电流功耗优化方法 我们总能够设法通过调整晶体管的尺寸,以确保各级的上升下降时间尽量相近。器件工艺尺寸的不断减小对功耗的降低和电路速度的提高有着重要的影响。其中主要的一点是整个电容的减少,这将在一定程度上减少电路的功耗和延迟。栅电容和连线电容一般可以用下式表示: 式中,W为宽度,L为长度,tox为氧化层厚度,Εox为氧化层介电常数。但是,金属互连线的厚度几乎没有随着工艺尺寸缩小而减小,所以金属层和衬底的侧壁电容变化不大。因此,电容的减小不如我们想象的那么明显。随着器件工艺尺寸的减小,降低了电路的电源电压,前面已分析过电路的功耗与Vdd平分近似成正比,所以功耗有明显的下降。 4.3 静态功耗电路优化 从理论角度来讲，在电路稳定状态下CMOS集成电路没有从电源到地的直接路径，因而不会产生静态功耗，然而，实际情况下，在MOS管会出现两种漏电流分量，一种是由反偏二极管和寄生场效应晶体管形成的反向漏电流；一种是由弱反型晶体管中源极和漏极之间的扩散引起的亚阂值电流。这两种电流都不为零，所以影响了总的电路功耗，这样形成了功耗被称为静态功耗。1）阈值电压对漏电流的影响。降低电源电压能够是集成电路的功耗迅速减少。但需注意的是，这样也延长了电路运行的时间。同时从以上阐述的动态功耗优化技术中也可得知，电源电压是影响功耗的最大因素之一。因此，为了降低动态电压，我们可以降低MOS管的阈值电压，以此达到降低动态功耗的效能。然而，阈值电压的降低造成了亚阈值电流的急速增长，由此，产生的电路静态功耗也相应随之增长。从实际情况来看，这种现象已不容忽视。现实做法是，在集成电路设计上，为降低亚阈值电流，通常采取多阈值技术。一方面在保证电路性能的同时，另一方面也能减少电路的漏电流，从而降低电路的静态功耗。2）阈值电压的调节方法。阈值电压的调节方法要根据实际情况而定，当使用掺杂方法时，它的优点是能利用掩膜编程调节器件的阈值，由于每多一种阈值需要增加一张掩膜，采取该种方法，增加了制造成本。当使用偏压方法时，虽没有增加成本，但增加了电源布线的复杂度，不太适合单个器件，反而比较适合管子较多时的功耗优化设计。 5 低功耗设计中应注意的问题 5.1 总线某些CMOS集成电路设计中会存在相当数量的总线。由于总线会带来大负载、大电阻等不利效应，因此，数据总线是功耗的一个重要来源，占整个芯片总功耗的15%～20%。为了避免造成严重的功耗，可以对数据路径进行合理布局，同时也可使用产生较低功耗的局部总线。 5.2 门控时钟在对CMOS集成电路进行设计时，要注意到时钟树消耗的功耗。为了降低这一部分的消耗，我们可以采用门控时钟，让一些暂时不需工作的器件处于非触发状态，通过减少工作时间来减少不必要的功耗。同时，在设置门控时钟时，要注意到它不是针对某个特定的触发器，避免在时钟间造成不必要的时间差。随着集成电路的广泛使用，人们在关注设备运行速度的同时，也逐渐关注到电路的功耗，高性能，低功耗的集成电路设计已日益成为电路设计的目标。 5.3闪变信号对于含有组合逻辑的电路来说,它的闪变信号(glitch)功耗将占整个芯片功耗的15%～20%。在静态逻辑门电路中,输出口或器件内部接点的信号会在正确的逻辑值稳定之前变化,这种不必要的信号变化将造成额外的功耗（图8）。一个两输入与门,输入信号分别由01→10,假定器件的门延时为0,则输出端恒为0。由于输入端信号到达的时间不同,就会出现多余的信号变化,信号的变化使a端开关系数值增加,功耗随之增大。闪变信号的产生与路径的长度有一定的关系。一般来说,路径越长,越易产生闪变信号,原因之一是,不同的信号路径长度会造成信号到达时间的不同。因此在设计时,应尽量避免长线的逻辑组合,或调整其结构,采用平衡树结构(图9)。此外,也可以通过其它方法来平衡电路的延迟,例如选择不同驱动能力的逻辑器件,或者在电路中插入buffer。但一般只有通路中的器件开关频率较高时,才用这种方法来改善功耗问题。
6 CMOS集成电路发展展望 人们对电子产品可移动化要求的提高受到电池容量发展的限制,低压低功耗设计越来越受到人们的重视。模拟电路的低压低功耗设计技术受电路工作原理与数字电路兼容性的限制,面临着较大的挑战。本文回顾了国内外模拟集成电路低压低功耗设计技术取得的进展,并对各种技术进行了比较。笔者认为,今后可能的发展方向主要有:1、在现有工艺下,进一步降低电源电压。采取的措施可以从改进电路拓扑结构入手,使电路能在阈值电压一定的情况下降低电源电压来工作。Rout,S.早在2000年就在普通工艺下实现了在1V电源电压下工作的开关电流单元。2、研究新的工艺,使模拟电路与数字电路能更好地兼容,降低所有器件的漏电流,提供电路处理的信噪比。采用新型的双栅MOS工艺,利用背栅具有降低器件阈值电压的特性,可以保证在不牺牲电路性能的基础上,让设计的自适应两级运算放大器电路在电源电压低至0.5V时依然能正常工作。3、数字电路的工艺特征线宽和工作电压在目前仍然按照摩尔定律在不断减小。由于种种原因的限制,模拟电路的特征线宽和工作电压的减小速度远低于数字电路。为此,数模电路混合设计的工艺兼容性是一个值得探讨的问题。随着工艺尺寸和电源电压的减小,模拟集成电路的设计将遇到诸多调整,采用精确的器件模型来开展设计至关重要。因此,研究在深亚微米下器件更加精确的模型,将是今后努力的方向。 7
结束语随着技术的进步,人们不仅追求产品的高速度,而且开始注重产品的工作寿命。这就要求电路设计者在设计时不仅要考虑电路的速度,而且要考虑到电路的功耗。系统规划及一些细节问题将直接影响电路或系统的最终功耗。在日趋激烈的市场竞争中,如果我们能够注意到这一点,那么我们的产品将会更具有竞争力。相信通过CMOS集成电路设计者及研究人员们的不断探索，未来CMOS集成电路的功耗问题将会得到很好的改善，科技的进步也将会给人们的生活带来更加美好的体验！ 参考文献：1. 徐芝兰,杨莲兴 ，《CMOS集成电路低功耗设计方法》 ，2004.06.2. 汪小会，《集成电路低功耗设计》 ，2006.01，3. 刘
涂煜金 ，《浅谈低功耗CMOS集成电路设计方法》 ，20104. 甘学温，莫邦燹 ，《低功耗CMOS逻辑电路设计综述》 ，2000.08.5. 郭铭铭， 《低功耗CMOS集成电路设计方法的研究》 ，2007.12.6. 邹志革,邹雪城,黄 峰 ，《低压低功耗模拟集成电路设计技术及展望》 ，2006.02. 包含各类专业文献、文学作品欣赏、高等教育、应用写作文书、行业资料、生活休闲娱乐、浅谈CMOS集成电路低功耗设计69等内容。　
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